本文详细介绍了Verilog中的阻塞赋值和非阻塞赋值的基本概念，并提出了8个可综合风格的模块编程原则，以避免竞争冒险现象，包括时序电路、锁存器、组合逻辑的建模建议，以及正确使用系统任务和避免赋值冲突等关键点。
1、基本概念
（1）阻塞赋值基本概念
（2）非阻塞赋值基本概念
2、可综合风格的Verilog模块编程的8个原则，可解决综合后仿真的大部分竞争冒险现象。
（1）时序电路建模时，用非阻塞赋值；
（2）锁存器电路建模时，用非阻塞赋值；
（3）组合逻辑建模时，用阻塞赋值；
（4）在同一个always块中建立时序和组合逻辑电路时用非阻塞赋值；
（5）在同一个always块中不要既有阻塞赋值又有非阻塞赋值；
（6）不要在一个以上的always块中为同一个变量赋值；
（7）用$strobe系统任务来显示用非阻塞赋值的变量值；
（8）在赋值时不要使用 #0 延迟。
3、Verilog的层次化事件队列
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