借ARTIX-7讲解vivado基本使用流程

借ARTIX-7把‘大象’放‘冰箱’

之前写过的文章，做到项目都停留在了仿真，未把工程放进开发板里跑跑看，最近想借一个小工程：数据选择器，将工程写进ARTIX-7，以此介绍一下vivado的基本用法。

实验平台介绍

用到的芯片是xilinx的Artix-7，芯片型号：XC7A35T-2FGG484I，开发板采用黑金AX7035。这里要说的是，我们在用一个芯片的时候一定要去查看它的用户手册，一些重要的信息都在手册上面标明了。

第一步：打开vivado

在你的电脑里面找到这个图标，并打开它

这里值得一提的是，我之前用的是2018.2版本，在2018中找不到我们本次用到的芯片型号，所以又安装了2019.

第二步：创建工程

打开软件后的界面是这样的，点击create project，之后会出现下面的界面
定义好工程名字，注意一定不能出现中文，在工程的整个路径中都不要出现中文，软件的安装路径也不要出现中文，vivado对中文是相当不友好的，会出现各种想不到的错误。定义好工程名字之后next

如图选择好，这里勾不勾选添加资源都没有大的影响，这里勾选上可以在工程建立之后在添加文件，如果不勾选，后面的界面就会让你添加文件（当然也是可以直接next的），选好之后next

这里要为芯片选型了，芯片型号在手册可以查到，所以一点更要养成查手册的习惯，这里一定不要选错，否则后面添加约束文件可能找不到端口，一切无误之后next---->finish

第三步：添加文件

点击source窗口的+号
选择添加design文件

定义好文件名，next

定义该文件里的模块名，这里默认与文件名相同，建议模块名和文件名相同以免例化时混淆，OK
可以注意到source窗口出现了我们添加的文件，双击文件就会出现右面的红色窗口，我们就可以在里面直接敲上我们的代码
CTRL+S保存，至此我们的设计文件就添加完毕了

第四步：添加约束文件

如果你有现成的约束文件，可以像添加设计文件一样添加约束文件，如果没有的话，可以这样来约束

首先先综合一下

ok之后需要等待一段时间，
综合完成之后他会询问我们是否继续进行实现，这里我们选择取消，然后我们点击下面open synthesis design
之后我们就可以看到这样的界面（注意右上角）
接下来就需要在下面的窗口对端口进行约束了，这时候我们需要查看手册找到对应的端口根据手册定义好端口右面的红色框中选择默认即可，之后CTRL+S保存注意这里的文件类型是xdc,定义好文件名，ok
之后我们就可以在source窗口看到刚刚添加的约束文件了同样可以双击打开约束文件查看约束文件的写法，这里不再赘述。

第五步：生成bit文件并下载到开发板上面

点击红色区域内容，之后要等一段时间，因为他要重新跑一边上面综合实现的步骤完成之后，选择open hardware manager将开发板连接电脑，通好电，点击自动连接
这里板子已经和电脑建立好连接，点击program device，工程便成功下载到板子里（如果前面没有出现错误的话）

这里需要注意的是，如果代码需要更改，每次更改完重新下载的时候都需要重新生成bit文件。

第六步：观察板子运行情况验证代码

这里上传视频有点麻烦，，如想看效果视频请移步我的公众号：FPGAer的自我修养
欢迎关注

第七步：关于仿真

前几次的项目都做到仿真就结束了，仿真的目的是为了检查代码有没有问题，这里也可以添加仿真文件，用vivado直接仿真代码，查看波形图是否和代码描述相符。仿真的关键就是耐心耐心耐心，一点一点的在波形图里找错误，这次主要讲解如何将工程下载到开发板中，更真实的体会FPGA设计的乐趣，对仿真步骤就不再赘述了，有兴趣可以查阅相关的教程。

自此，vivado的使用方法你学废了吗？