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原创 【数字IC精品文章收录】近500篇文章|学习路线|基础知识|接口|总线|脚本语言|芯片求职|安全|EDA|工具|低功耗设计|Verilog|低功耗|STA|设计|验证|FPGA|架构|AMBA|书籍|
收录近500篇数字IC博客文章！DEMO版！方向：数字IC学习路线，通用技能篇，数字电路，硬件描述语言(Verilog)，linux操作系统，C语言微机原理，汇编语言，计算机组成原理，计算机体系架构，STA，SystemVerilog，UVM， SVA，信号与系统，数字信号处理，总线、接口与协议，UART，SPI，I2C，脚本语言，工具使用，芯片架构，芯片种类，芯片安全，低功耗设计，芯片求职，求职方法论，笔试面经，CPU，GPU，ASIC，SOC，FPGA，ARM,AMBA,RISCV。.........
2022-06-28 08:01:24
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原创 【Verilog高级教程】换种方式定义位宽，解读“+:“
本文介绍了在 Verilog 中常见的位宽定义方式以及新引入的":+" 和 "-:" 语法。在常规位宽定义方式中，推荐使用 [msb_expr:lsb_expr] 的整数指定方式来定义位宽，以提高代码的可读性。然后，详细介绍了":+" 和 "-:" 的使用方法和规则，并通过示例代码解释了它们的工作原理和应用场景。最后，强调了这种新语法在简化大位宽设计中的重要性，以及提高代码可读性和可维护性的优势。
2024-01-27 14:39:15
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原创 [静态时序分析简明教程(十二)]浅议tcl语言
本文中，我们总结了Tcl语句的相关使用方法，提供了大量的案例来讲解：Tcl的变量、表达式、运算符列表遍历、决策、循环、Tcl过程，其中还会涉及到额外的语句如open/close、gets/puts、catch、info、source、incr、exit。
2023-08-20 13:00:41
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原创 [静态时序分析简明教程(十一)]模式分析与约束管理
为了区分芯片的不同模式，我们使用set_case_analysis的语句来进行sdc的约束，而针对于整体的约束管理来说，我们区分出自顶向下的方法和自底向上的方法，其各有利弊，我们可以将其结合，来进行实际芯片的约束管理。
2023-08-14 22:51:21
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原创 [静态时序分析简明教程(十)]组合电路路径set_max/min_delay
组合电路路径可以使用set_input/output_delay或set_max_delay进行约束。如果路径从输入端口贯穿到输出端口，则最好使用set_input_delay和set_output_delay的组合来约束该路径。 通常，由于在大多数情况下，重点在于确保延迟小于期望值，因此，使用set_max_delay比使用 set_min_delay更频繁。
2023-08-13 15:45:00
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原创 [静态时序分析简明教程(九)]多周期路径set_multicycle_path
在DMUX或者异步复位同步释放的情境中，data或复位信号并不是单拍被下一级获取，而是需要经过几个时钟周期后才进行采样，因此，我们可以通过set_multicycle_path的SDC命令进行约束，该命令不仅可以约束**建立时间检查或保持时间**检查，也可以约束捕获沿或采样沿
2023-08-12 21:56:19
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原创 [静态时序分析简明教程(八)]虚假路径
对于常规时序约束外的特殊路径，我们希望时序分析工具宽松的检查或者根本不检查，针对于这些非常规的时序约束，在第八章，我们将讨论虚假路径的概念，这种路径对应工具**不检查**，而在第九章，我们将讨论多周期路径，这种路径对应工具使用宽松的检查标准。
2022-12-03 18:39:25
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原创 静态时序分析简明教程(七)]端口延迟
set_input_delay和set_output_delay需要保证正确的设定，以此来确保时序的正确，假如设定不正确，单个的单元电路可能会满足自身时序要求，但整体的集成设计可能会出现时序违例，在讨论set_input_delay的过程中，我们需要关注到：启动时钟才是参考时钟，而在set_input_delay的过程中，采样时钟才是参考时钟。
2022-11-23 23:22:21
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原创 静态时序分析简明教程(六)]时钟组与其他时钟特性
在第二章中，我们讨论了一个复杂的电路设计不可能只存在一个时钟域，面对不可避免地多时钟域问题，我们采用**时钟组**的方式来描述不同时钟之间的关系。而在第三章中，我们使用SDC命令去约束和描述那些非理想的时钟特性，如过渡时间、偏移、抖动、延迟等。虽然说在布局布线完成后，他们的数值或者形态会发生改变，但这些约束依旧值得学习，因为他们在整个芯片设计的前面阶段为我们提供了重要的参考。
2022-11-16 23:17:05
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原创 静态时序分析简明教程(五)]生成时钟的sdc约束方法
这篇文章中，我们讲解了如何根据源时钟，产生新时钟的SDC约束方法，通过multiply的方式使时钟倍频，通过divide的方式使时钟分频，通过-source的方式标识源时钟（老时钟），也可以通过-edge的方式对齐源时钟和生成时钟的边沿，此外我们还讨论了有关时钟相位偏移的sdc相关约束方法。
2022-11-06 18:01:39
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原创 静态时序分析简明教程(四)]时钟常规约束
我们讨论了STA分析/SDC约束中最为基本的命令——时钟约束，具体的内容可以区分为创建时钟，命名时钟，注释时钟，虚拟时钟，标识时钟这样的一些基本内容，而我们在下一节中，我们会讨论时钟信号的其他特性，如分频，倍频，门控等内容。
2022-10-23 13:58:25
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原创 [静态时序分析简明教程(三)]备战秋招，如何看懂一个陌生的timing report
解读时序报告，如何看懂时序违例是否发生，如何判断时序报告为建立时间检查还是保持时间检查等内容梳理
2022-10-07 19:16:53
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原创 [静态时序分析简明教程(二)] 基础知识：建立时间、保持时间、违例修复及时序分析路径
[静态时序分析简明教程(二)] 基础知识：建立时间、保持时间、违例修复及时序分析路径
2022-10-02 16:24:59
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原创 【数字IC手撕代码】Verilog轮询仲裁器|题目|原理|设计|仿真
Verilog手撕代码，轮询仲裁器，原理，RTL设计及仿真，固定优先级仲裁器原理的进一步延申
2022-08-03 22:10:17
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原创 【数字IC手撕代码】Verilog固定优先级仲裁器|题目|原理|设计|仿真
手撕代码，Verilog固定优先级仲裁器的三种方法，RTL设计和验证，涉及case/if,for,补码相与法。
2022-08-01 22:18:32
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原创 case语句还能这么用，它的综合结果你会了吗？【Verilog高级教程】
case语句的四种综合结果分析，并行结果，串行结果，锁存器和不可综合
2022-07-29 08:30:00
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原创 【数字IC】深入浅出理解AXI-Lite协议
深入浅出解读AXI-lite协议，涉及AXI to AXI-lite的转换和AXI必选信号表与总结。
2022-07-24 18:44:04
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原创 【AXI】解读AXI协议的额外信号(QOS信号,REGION信号,与USER信号)
解读AXI协议的额外信号(QOS信号,REGION信号,与USER信号)
2022-07-16 17:24:03
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原创 【数字IC手撕代码】Verilog无毛刺时钟切换电路|题目|原理|设计|仿真
数字IC手撕代码，无毛刺时钟切换电路，原理，RTL Verilog设计，仿真和分析
2022-07-01 09:35:27
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原创 【AXI】解读AXI协议原子化访问
解读AXI协议原子化访问的部分，涵盖排他性操作的过程，信号列表，访问要求和为什么从AXI3到AXI4取消了Locked Type等内容。
2022-06-25 12:09:29
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原创 【AXI】解读AXI协议乱序机制
Transaction ID信号，使AXI4协议可以完成自身的乱序机制，从AXI3到AXI4的进化中，write interleaving被取消了，大的方向下，AXI遵循着相同ID顺序执行，不同ID乱序执行的原则，同时从主设备-互联网络-从设备的连接中，Transaction ID可能会出现额外的位扩展............
2022-06-23 17:35:09
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原创 【AXI】解读AXI协议事务属性(Transaction Attributes)
AXI4.0协议中Transaction Attributes事务属性机制解读，讨论AXI与Cache之间的交互，Outstanding机制，Cache原理等内容。
2022-06-18 13:40:01
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原创 【AXI】解读AXI协议中的burst突发传输机制
burst传输地址计算，控制信号（AxSIZE，AxLEN，AxBurst），outstanding，out of order乱序机制，非对齐机制和窄传输机制
2022-06-13 15:06:07
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原创 如何用命令行的形式进行仿真及do脚本的使用（仿真工具使用技巧）【Modesim/Questasim】
如何用命令行的形式进行仿真及do脚本的使用
2022-05-21 16:17:48
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原创 如何自动生成设计文件的状态机跳转图（仿真工具使用技巧）【Modesim/Questasim】
如何在Questasim中使用fsm viewer自动生成设计文件的状态机跳转图
2022-05-20 14:23:42
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原创 如何expanded time来观察信号到来的先后顺序？（仿真工具使用技巧）【Modesim/Questasim】
如何使用delta cycle来观察信号到来的先后顺序？
2022-05-19 13:30:36
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