【Verilog】基础知识，详解，小白适用

最新推荐文章于 2023-12-19 20:38:16 发布
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分类专栏： 计算机组成
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本文介绍了Verilog中的基本数据类型，包括nets中的wire（相当于导线，不存储数据）、reg（作为寄存器，通常在always块中使用）、integer以及memory（用于建模存储器）。特别强调了wire类型的特性，即不能随意赋值，而reg类型不应使用assign进行赋值。此外，还提到了$signed()函数用于将数据转换为带符号类型，并推荐使用MindMaster进行思维导图的绘制。
摘要由CSDN通过智能技术生成

一、数据类型
一共19种，本文只讲述常用的：wire，reg，integer，memory
在这里插入图片描述

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1】nets
输出值时钟随输入的变化而变化

2】wire
可视作导线，本身不存储数据，有输入才有输出（这里输入的专业名词叫驱动器），输出随着输入的改变而即时改变
模块中输入输出信号，默认为wire型（就是不说明是什么，就叫默认）
注意：不能随便赋值

3】reg
可视作寄存器
通常在always内使用
注意：不可以使用assign来赋值

4】 memory
对存储器建模： 用reg型变量建立数组

reg[7:0] mem[
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曦哥刚学c语言
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