weixin_43727437的博客

原创 21届联发科提前批面试（IC）

一面面试官上来就先让自我介绍，在介绍的时候顺便说了自己在研究生期间做过的比赛和项目。然后面试官就让说了其中最熟悉的项目介绍一遍。还让我把项目的框图发给他（或者画出来）。因为项目中涉及到了MPU（疯狂被问，但是不是自己做的，说的很差），但是好点的就是其他自己做的部分说的还行（能够自圆其说）。然后就是问了项目的性能指标。最后看我简历上写了uart、IIC、spi，问这些是自己实际工程中做过还是自己学的。我就说uart、spi是自己实际项目中用到的，大概就顺便把自己的另一个项目介绍了一下。问到我uart时候

原创 DDR3的配置及仿真教程

具体的DDR的内部工作情况以及一些情况，在之前的博客写过了。这系列博客主要是调用MIG（Memory Interface Solution） IP对DDR的控制使用，MIG由三部分组成User Interface Block 、Memory controller 和Physical Layer。IP的一边是连接DDR3的接口（Physical interface）。另一半是用户逻辑控制接口（User FPGA Logic）。想要正确的控制DDR3的读写，需要正确的设置MIG和正确的用户逻辑控制接口逻辑。

原创 数字集成电路静态时序分析基础（四）

on- chip Variations对于setup的path，让其变得更大。对于接收变得小。set_timing_derate -cell_delay -early 0.9set_timing_derate -cell_delay -late 1.0set_timing_derate -early 0.9set_timing_derate -late 1.2set_timing_derate -late 1.1 -cell_check考虑OCV会让时钟变得更严苛。公共

原创 数字集成电路静态时序分析基础（三）

一、时序检查建立时间检查建立时间指的是采样的D触发器在时钟上升沿之前数据需要稳定的时间。reg-reg数据在传输的过程中延迟值必须小于建立时间卡的那个时间点。input to regcreat_clock -name VIRTUALCLK -period 10 -waveform {0 5}set_input_delay -clock VIRTUALCLK -max 2.55 [get_ports INA]reg to outputset_output_delay -clo

原创 数字集成电路静态时序分析基础（二）

一、静态时序分析的概述时序弧时序弧：用来描述两个节点延时信息的数据时序弧通常又分为连线的延时和单元的延时连线的延时指的是单元的输出端口和扇出的网络负载之间的延时信息。单元的延时指的是单元的输入端口到单元的输出端口的延迟信息。一条的完整的时序路径信息是由连线的延时加上单元的延时构成一个时序弧。信号翻转的时候要注意时间的点卡的位置逻辑的延时cell由输入端口都输出端口的延迟。建立时间：时钟上升沿之前数据要保持稳定不变的时间数据如果在建立时间之间进行变化，触发器就会亚稳态，通过建立时

原创 数字集成电路静态时序分析基础（一）

视频网址https://www.iccollege.cn/study/unit/2389.mooc一、 TCL语言入门置换TCL解释器运用规则把命令分成一个个独立的单词，同时进行必要的置换。TCL的置换分为三类：（1）变量置换$（2）命令置换[]（3）反斜杠置换\变量置换用$表示变量置换，TCL解释器会认为 $后面的为变量名，将变量置换置换成它的值。命令置换用[]表示命令置换，[]内是一个独立的TCL语句expr指的是求值。这条命令的意思就是给a变量赋值，结果就是3+4反斜杠

原创 数据流处理之乒乓操作

1.乒乓操作原理乒乓操作主要是用于数据流控制的处理技巧。外部输入数据流通过“输入数据选择控制器模块”送入两个数据缓冲区，数据缓冲区为存储模块。在第一个缓冲周期，将输入的数据流缓存到“数据缓冲1”模块，在第二个缓冲周期，“输入数据选择控制模块”将数据流缓存到“数据缓冲2”模块的同时，“输出数据选择控制模块”将“数据缓冲1”模块的第一个周期缓存的数据送到”后续处理”，模块进行后续的数据处理，在...

原创 分频器设计

一、偶数分频（等占空比）偶数分频：假设为N分频，由待分频的时钟触发计数器进行计数，计数器从0计数到N/2-1，输出时钟进行翻转并给计数器一个复位信号，使其从下一个时钟从零开始计数。依次循环。另外有一种方法适合对2^n分频。就是使用触发器进行分频，先利用第一个触发器的输出Q取反给输入D，这样完成2分频。然后将2分频后的时钟作为下一级触发器的时钟，用同样的方法完成4分频，依次类推，3个触发器完成8分频，4个触发器完成16分频…//8分频moudle fenpin_even( input clk,

原创 CMOS反相器之功耗分析

CMOS反相器的传播延时取决于它分别通过PMOS和NMOS管充电和放电负载电容CL所需要的时间。说明使CL尽可能小是实现高性能CMOS电路的关键。可以用以下方式减小一个门的传播延时：（1）减小CL：该负载电容由三个主要部分组成：门本身的内部扩散电容、互联线电容和扇出电容。（2）增加晶体管的W/L比（3）提高VDD反相器的延时只取决于它的外部负载电容与输入电容之间的比值。动态功耗由充放电电容引起的动态功耗当电容CL通过PMOS管充电时，它的电压从0v升至VDD，此时从电源吸取了一定数量的能量。

原创 专用集成电路设计实用教程（学习笔记二）

第五章 综合库和静态时序分析当DC映射线路图的时候，使用target_library变量指定的综合库（Synthesis Library，简称库）。综合库是由半导体厂商提供，包含工艺技术参数和单元的功能。DC使用库里的单元构成电路。综合库不仅包括单元的功能和延时，还包括了引脚的电容和设计规则等。5.1 综合库和设计规则综合时，DC要检查所构成的电路是否满足设计规则和其他约束的要求。5.1.1 综合库半导体厂商提供的综合库如下信息：（1）单元功能时间（包括时序器件的约束，如建立和保持时间）

原创 专用集成电路设计实用教程（学习笔记一）

第一章 集成电路设计概论IP模块包括软IP，固化IP和硬IP三种类型。其中软IP用HDL描述；固化IP用门级网表描述；硬IP是指实现到物理版图的硅块（Silicon Block）。1.2 集成电路系统的组成一个常见的集成电路系统，有如下模块：（1）数字电路模块（2）模拟电路模块（3）知识产权IP核（4）边界扫描模块（5）输入/输出PAD（6）内存数字电路大致可以分为数据通路（Data Path）和控制通路（Control Path）。数据通路主要指加减乘除的运算器。控制通路是控制管理数据

原创 笔试总结（七）

下面代码，b和c的值是多少？a = 10;b = a++;c = ++a;b=10，c=12。后置自增运算符仅在赋值后才进行自增，因此b得到的是自增前的值。前置增量运算符将首先进行自增，因此a将从11增加到12。根据输入的n计算斐波那契数列斐波那切数列是一种数列，每一项是通过将前两项相加得到的。从0和1开始，顺序为0,1,1,2,3,5,8,13…依次类推。通常，表达式为xn=xn-1 + xn-2。假设n的最大值为n=256，以下代码将生成第n个斐波拉契数。值n作为输入传递给模块。mod.

原创 vcs的一些简单使用教程命令

原创 仲裁器

Round-Robin Arbiter思路思路源于网络，细致计算下来发现，这真的是一个万能公式。假设上一次的Arbiter结果为0000 0001，则下一次的结果应该为1~7位中的最低请求位。比如：以表格最后一行为例：请求A = 0000 0110，上一次的Round-Robin结果为 B = 0000 0001，需要求本次的Round-Robin结果C。计算过程解：A = 0000 0110 ， B = 0000 0001AA = 0000 0110 0000 0110AA&

原创 时钟信号

1、同步电路与异步电路1.对于比较严格的定义：一个电路是同步电路，需要满足以下条件：（1）每一个电路元件是寄存器或者组合电路（2）至少有一个电路元件是寄存器（3）所有寄存器接收同一个时钟电路（4）若有环路，则环路至少包含一个寄存器2、对于不算很严格的同步电路定义有：（1）所有时钟的时钟来自同一个时钟源：比如下面的（分频电路）CLKA、CLKC、CLKD、CLKE都是由300M这个时钟源分频而来，因此这个系统属于同步电路系统。（2）当不是来自同一个时钟源时，只要CLOCK的周期有倍数关系并

转载 SOC电源管理系统

随着SOC越来越复杂，包含的IP越来越多，单个SOC上实现了CPU、射频模块、DDR控制模块、外设等等功能。各种功能，多种IP也带来了多档电源的需求。同时为了满足低功耗的要求，SOC通常被分为多个电源域，不同的电源域可以独立的上下电。为了满足SOC对电源的需求，SOC内部一般会集成一个专门的电源管理单元（Power Management Unit，PMU）。典型的SOC芯片供电系统和内部电源管理单元如下图所示：PMIC（Power management IC）：电源管理集成电路，主要特点是高集成度，将

原创 CMOS级时序分析

1、COMS静态管简介金属-氧化物-半导体（Meatl-Oxide-Semiconductor）结构的晶体管简称MOS晶体管，有P型MOS管和N型MOS管之分。由MOS管构成的集成电路称MOS集成电路，而由PMOS管和NMOS管共同构成的互补型MOS集成电路即为CMOS-IC（Complementary MOS Integrated Circuit）。MOS管就相当于一个开关，如下图所示。NMOS需要输入高电压（逻辑1）才能导通，PMOS要输入低电压（逻辑0）才能导通。可以这样认为NMOS是“正开关

原创 跨时钟域之全面解析

跨时钟域（Clock Domain Crossing，CDC）信号处理问题，首先要考虑的就是亚稳态。1.亚稳态亚稳态是指在设计的正常运行过程中，信号在一定时间内不能到达稳定的0或者1的现象。在多时钟设计中，亚稳态是不可避免的，可以减少亚稳态的发生和传播，消除亚稳态的有害影响。上图中在信号adat传输到bclk中采样，由于采样时间靠近第二个时钟的上升沿，发生同步失败。同步失败是由于输处bdat变为亚稳态，而在bdat再次被采样时没有收敛到合法的稳定状态。为什么会产生亚稳态？存储元件，如交叉耦合反

原创 21届中兴IC提前批面经

面试过程中，面试官是两个，上来就说让简单自我介绍下，从本科开始。我就巴拉介绍了下。然后让说下，都做过哪些项目，我就说了自己做的几个，都只是简单说了下。然后让讲一下自己最熟悉的，重点来了一定要把项目看透彻，框架弄懂，最好仔细提前写个文档，整理好语句多看几遍自己就比较大意，然后感觉说的不是很好，逻辑性不好。然后面试官问，项目过程中遇到什么问题，最好怎么解决的。然后还有就是一点简单的STA。最好就是看简历上面写了解AXI，问了下这个，这个说的比较扯，因为自己还只是想学，只了解一点。最后面试官问用过哪些EDA工