数字集成电路静态时序分析基础（四）

最新推荐文章于 2024-10-10 15:52:08 发布

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文章标签：数字集成电路时序分析基础 IC

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on- chip Variations
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对于setup的path，让其变得更大。对于接收变得小。

set_timing_derate -cell_delay -early 0.9
set_timing_derate -cell_delay -late 1.0

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set_timing_derate -early 0.9
set_timing_derate -late 1.2
set_timing_derate -late 1.1 -cell_check

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考虑OCV会让时钟变得更严苛。

在这里插入图片描述

公共部分，如果重复用，那就更悲观了。
CPPR
Timing Borrowing

clock gating

负沿的latch和一个与门。

如果clock signal如果在下一级触发的D，那就不会被认为时钟信号。

CLKA是要传输的时钟，CLKB是使能信号。

set_clock_gating_check

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CLK_OUT指的是外面的那个CLK
Data_out指的是IN，因为数据也是经过2个ns的延迟才到D

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