SystemVerilog学习笔记---03参数化类

最新推荐文章于 2023-11-03 21:49:53 发布
最新推荐文章于 2023-11-03 21:49:53 发布
阅读量202 收藏 1
点赞数
分类专栏： SystemVerilog 文章标签： 学习 笔记
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_43731678/article/details/132405249
版权

参数化类

systemverilog提供了参数化的类，类似于C++的模板，在定义时并未指明类的类型参数

类参数化

定义格式：

class parameter_class #(parameter type T=int);
    T value;
endclass

function T val(T ca);
    ....
endfunction

在这里插入图片描述

数值参数化

在这里插入图片描述
carr类创建了3个不同的句柄指向不同类型的对象，其相当于三个不同类型的类，三个对象的句柄的类型不相同，不能将其进行句柄传递，例如：c1=c3，这是错误的。

父类子类参数化

在这里插入图片描述
在这里插入图片描述
在这里插入图片描述

热忱ズ
关注
  • 0
    点赞
  • 踩
  • 1
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
专栏目录
【从零开始学习 SystemVerilog】7.12、SystemVerilog 类—— Parameterized Classes（参数化类）
努力，加油每一天鸭~
09-11 520
【从零开始学习 SystemVerilog】7.12、SystemVerilog 类—— Parameterized Classes（参数化类）
systemverilog-参数化的类
sinat_41774721的博客
12-08 1981
参数化的使用是为了提高代码的复用率 在硬件设计中，参数往往是整形，例如端口数目或者位宽 在验证环境中，参数的使用更加灵活，可以使用各种类型来做类定义时的参数 参数化的类 在类定义时添加参数 #(type T= int)，如果不指定参数类型，则默认采用int类型 将原代码int用参数T来代替 参数化的类将可以在后期例化时使用不同的参数，来存储不同的数据类型 class Stack #(type T = int); local T stack[100]; local int top; fu...
SystemVerilog中的参数化类
Jixinxxx的博客
11-03 366
类似于声明一个参数化的module，我们也可以声明一个参数化的class。在上面的例子中，我们定义了参数化类“packet”，其中含有参数A_WIDTH和D_WIDTH，默认值都是32。Parameters类似于一个类里面的局部变量，不同的参数可以具有不同的默认值，并且可以在实例化时被覆盖掉。后面我们在实例化时可以覆盖这两个参数的默认值，也可以不覆盖（使用默认值）。类型名称是“I” ，默认类型是“int” ，类型可以在类的实例化时被覆盖。参数化的类可以减少代码量，提高代码的可维护性。
[转]《SystemVerilog验证测试平台编写指南》学习笔记——参数化的类
weixin_40634003的博客
12-09 250
参数化的类——可以用来处理多种数据类型，类似于“模板” 一、一个简单的堆栈 使用整数的堆栈 class IntStack; local int stack[100]; //保存数据值 local int top; function void push(input int i); //从顶端压栈 stack[++top] = i; endfunction : push function int pop(); //从顶端出栈 return stack[top--]; endfunc
[SV]使用SystemVerilog参数化类编写通用代码模板
元直的博客
07-09 5766
使用SystemVerilog参数化类编写通用代码模板 SystemVerilog支持使用参数化类编写泛型代码的模板。在这里，我们将描述组成UVM基类库的代码中的一些设计模式。使用SystemVerilog Universal Verification Methodology(UVM)或任何基于类的方法论编写测试工作台的用户可以从这些技术中学习。 设计模式是针对常见编程问题的优化的、可重用的解决方案。它们不仅仅是类定义或一组例程——它们...
SystemVerilog IEEE 1800-2017.pdf
10-15
2. **接口（Interface）**：接口提供了一种将模块间的连接封装的方法，使得设计可以更好地模块化，同时也支持参数化和继承，增强可重用性。 3. **类（Classes）**：SystemVerilog引入了面向对象编程的概念，如类、...
SystemVerilog IEEE1800-2017 官方英文文档
10-23
本文件主要介绍SystemVerilog的语法知识，包含最基础的变量类型，接口、以及OOP的简单介绍，此外还包含了线程通信，随机化验证、功能覆盖率的知识以及少量的systemverilog assertion的应用介绍。
SystemVerilog Style Guide - systemverilog.pdf
最新发布
03-08
SystemVerilog Style Guide - systemverilog.pdf
Systemverilog-Verification-Me
11-22
Systemverilog_Verification_Methodology_Manual(VMM1.2)共36页.pdf.zip
《SystemVerilog验证测试平台编写指南》学习笔记——参数化的类
qq_39794062的博客
01-30 599
参数化的类——可以用来处理多种数据类型，类似于“模板” 一、一个简单的堆栈 使用整数的堆栈 class IntStack; local int stack[100]; //保存数据值 local int top; function void push(input int i); //从顶端压栈 stack[++top] = i; endfunction : push function int pop(); //从顶端出栈 return stack[top--]; endfunc
Verilog语法基础讲解之参数化设计
02-27
Verilog语法基础讲解之参数化设计
onehot:SystemVerilog中的参数化一键编码器
04-11
SystemVerilog中的参数化onehot编码器 目录 描述 SystemVerilog中的参数化一键编码器。 这是在SystemVerilog中实现的二进制到单热码编码器。 该电路是组合的。 输入bin的位宽可以通过参数WIDTH来指定。 输出onehot的位宽为2 WIDTH 。 当bin == 0时， onehot的最低有效位为1，其他位变为0。当bin == 2 WIDTH -1时， onehot的最高有效位为1，其他位变为0。 输入输出 名称 方向 宽度 极性 描述 箱子 输入 宽度 -- 二进制代码 一个人 输出 2宽度 积极的 onehot代码 范围 名称 类型 宽度 默认值 描述 宽度 整型 32 4 bin的位宽。 时序图 3位onehot编码器的时序图如图1所示。 图1. 3位onehot编码器的时序图。 实例化 onehot #( .WIDTH
#systemverilog# 之 泛型类、参数化类
那么菜的博客
02-15 754
和BlueSpec和Chisel等等高级硬件语言相比，SystemVerilog缺乏对硬件模块（module）的泛型定义。或者说，SystemVerilog还不能将module对待成class从而实现对module的继承。SystemVerilog的泛型支持依赖于参数（parameter）,但是长久以来parameter本身必须是以一个编译时可求值的常数（SystemVerilog已经支持浮点数的参数）。但是现在，SystemVerilog看来已经开始支持类型parameter，这绝对是个好事。如果参数可以
[SV]SystemVerilog參數化的類（Parameterized Classes）
元直的博客
03-28 1336
Parameterized Classes Parameterized classesare same as the parameterized modules in the verilog. parameters are like constants local to that particular clas...
数字验证学习笔记——SystemVerilog芯片验证14 ——接口&参数化的类
qq_32100199的博客
12-04 513
接口可以用作设计，也可以用作验证 在验证环境中，接口可以使得连接变得简洁而不易出错 interface和module得使用性质很像。它可以定义端口，也可以定义双相信号；它可是使用initial和always，也可以定义function和task。 interface可以在硬件环境和软件环境中传递，例如作为module得端口列表，也可以作为软件方法得形式参数。（interface也可以作为参数） 初学者可以将interface看做一个“插排”，而DUT和TB之间得数据驱动关系都可以使用
[SV]SystemVerilog数组参数传递及引用方法总结
元直的博客
07-13 1万+
SystemVerilog数组参数传递及引用总结 一、将常数数组传递给task/function 如下面的程序，将一个常数数组传递给function module my_array_test(); function array_test(int array[4]); foreach(array[i]) begin $display("array[%0d] = %0d", i, array[i]); end endfu...
systemverilog 参数化类及与静态的关系
A670449625的专栏
11-22 4202
以两个例子说明参数化的类及声明静态变量时的情况： eg： program param_stack; class stack #(type T = int);   int m_cnt;   static int counter = 2;     function new;     m_cnt = counter++;   endfunction: new    endclass
SystemVerilog中有关class类的基础知识
热门推荐
A670449625的专栏
09-16 2万+
1、class中的变量、宏定义等称为类的属性，函数和任务称为类的方法 2、声明对象时可以指定input/output/inout/ref 3、复制对象，复制的是句柄而不是对象的内容。 类的每个对象，对于属性、方法等都有自己的副本 4、class c; ... endclass c c0; //“c0”就是对象c0的句柄,在此处仅相当于一个name，类似于仅是创建了一个c类型的变量c0
关于 Systemverilog 的类的基础知识
liujingyu_1205的博客
08-10 1万+
1 class中的变量、宏定义等称为类的属性，函数和任务称为类的方法 2 声明对象时可以指定input/output/inout/ref 3 复制对象，复制的是句柄而不是对象的内容。 类的每个对象，对于属性、方法等都有自己的副本 4 class c; ... endclass c c0; //“c0”就是对象c0的句柄,在此处仅相当于一个name，类似于仅是创建...
liunx systemverilog-formatter-vscode
07-27
对于VS Code，可以使用一些插件来格式化SystemVerilog代码。其中一个常用的插件是SystemVerilog formatter，它可以帮助自动格式化SystemVerilog代码，使其具有一致的缩进、换行和空格。 要在VS Code中使用SystemVerilog formatter插件，可以按照以下步骤操作： 1. 打开VS Code，并在左侧导航栏中选择扩展（Extensions）图标。 2. 在搜索栏中输入 "SystemVerilog formatter" 并按下 Enter 键。 3. 从搜索结果中选择一个符合您需求的插件（如 "SystemVerilog Formatter" 或 "SV-Formatter"）。 4. 单击插件名称旁边的 "Install" 按钮进行安装。 5. 安装完成后，可以在VS Code的右上角找到插件图标（通常是一个小螺丝扳手或齿轮的图标）。 6. 单击该图标以打开插件设置。 7. 在插件设置中，您可以配置格式化选项，例如缩进大小、换行风格等。根据您的需求进行配置。 8. 在编辑SystemVerilog代码时，可以使用快捷键（如Ctrl + Shift + I）或右键单击选择 "Format Document" 来触发代码格式化。 请注意，不同的插件可能具有不同的功能和设置选项。您可以根据个人偏好尝试不同的插件，并根据需要进行自定义配置。此外，确保您的VS Code已经安装了适用于SystemVerilog的语法高亮插件，以获得更好的代码阅读体验。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值