学习搬砖打螺丝

timeunit和timeprecision可以使用在module、program、package、interface等结构中，但是不能使用在class中，而timescale可以使用在任何地方，这也导致了其独立性不够，容易因为文件编译顺序等原因导致期望的时间延迟不对的情况出现。​ 在SV中，如果在测试程序的多个地方调用同一个任务，由于任务的局部变量会使用共享的静态存储区，所以不同的线程之间会窜用局部变量。在上述代码中，如果不使用ref进行数组的传递，数组会被复制到堆栈区，而不是在内部改变，外部也改变。

carr类创建了3个不同的句柄指向不同类型的对象，其相当于三个不同类型的类，三个对象的句柄的类型不相同，不能将其进行句柄传递，例如：c1=c3，这是错误的。systemverilog提供了参数化的类，类似于C++的模板，在定义时并未指明类的类型参数。

相关术语：类（class）：包含变量和子程序的基本构建块。​ 对象（object）：类的一个实例。​ 句柄（handle）：指向对象的指针。​ 属性（property）：存储数据的变量。​ 方法（method）：任务或者函数中操作变量的程序性代码。​ 原型（prototype）：程序的头，包括函数名、返回值类型和参数列表。

延续Verilog的语法，增加新的数据类型。和型​：reg，integer，time等​：wire，wor，wand等在systemVerilog中，**数据类型有两个属性：**​表明该数据是variable或net型​表明数据的值是4值或2值。vartable型数据既可以是4值逻辑也可以是2值逻辑，但是net型只能是4值逻辑。SV推出了新的数据类型logic、bit​ logic为4值逻辑：0、1、x、z。