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原创 用单目相机和apriltag二维码aruco实现单目定位
ArUco在OpenCV中已经集成,而AprilTag可能需要额外的库,比如Apriltag库或者apriltag_ros,需要提前标定相机,获取camera_matrix和dist_coeffs,并在代码中加载这些参数对于ArUco,可以使用detectMarkers函数来检测,然后估计位姿。对于AprilTag,需要调用特定的检测函数,比如detector.detect().
2025-05-03 09:27:15
548
原创 多传感器融合 SLAM LVI-SAM
论文地址:https://github.com/TixiaoShan/LVI-SAM/blob/master/doc/paper.pdf。R 是 SO3 表示旋转矩阵,p 表示位置,v 表示速度,b=[b_a, b_w]是 imu 的偏置。败的时候会导致 IMU 的 bias 很大,所以当 VIS 系统跟踪的特征点少于一个阈值或者 IMU 估。在有挑战的场景(初始速度小于 10m/s,角速度小于 180°/s)中初始化系统。但是在 t_i 观测到的被灰色线框起来的点,由于点云堆叠在 t_j 时刻可能还。
2025-03-23 21:06:51
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原创 ros2 gazebo仿真阿克曼小车搭载livox mid360雷达流程
流程简介:仿真环境的搭建需要安装ROS2和Gazebo。使用的是Humble版本,需要确认是否已经正确安装。然后是阿克曼小车模型的URDF,需要包括底盘、转向机构、驱动轮等,需要参考现有的阿克曼模型,比如ClearPath的Husky,但需要调整参数。Livox Mid360雷达在Gazebo中的仿真可能没有现成的插件,需要使用通用3D LiDAR插件来模拟。IMU的仿真相对简单,但需要注意噪声模型,以接近真实数据。
2025-03-15 16:47:53
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原创 RGB-D稠密建图
比如我们用激光扫描一面平坦的墙壁,正常情况下得到的应该是差不多 也位于同一个平面的点云,但是由于设备测量误差等原因,会产生少量脱离群众的空间点,离本来的墙壁过远,我们就叫这部分点为离群。对每个点的邻域进行统计分析,剔除不符合一定标准的邻域点。具体来说,对于每个点,我们计算它到所有相邻点的平均距离。类通过输入的点云数据创建一个三维体素栅格(可把体素栅格想象为微小的空间三维立方体的集合。统计滤波 的输出作为体素滤波器的输入,通过滤波的点输出放入全。以上,则该点被标记为离群点,并将它移除。
2025-03-09 17:14:17
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原创 一文掌握 7 种大模型微调的方法
整,使其更好地适配具体任务。LoRA(Low-Rank Adaptation)是一种旨在微调大型预训练语言模型(如 GPT-3 或 BERT)的技术。P-Tuning v2 是 P-Tuning 的进一步改进版,在 P-Tuning 中,连续提示被插入到输入序列的嵌入层。例如,对于需要细粒度控制的复杂任务,P-Tuning v2 或 LSTM 基础的 P-Tuning 可能更适合。Transformer 模型架构包含了众多模块,而我们讨论的各种微调技术通常是对这些模块中的特定部分进行优化,以。
2025-03-02 21:41:09
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原创 伺服电动及其控制
在伺服控制系统中,要解决的主要问题是:如何在获得最大快移速度的同时保证定位精度,即快速到达给定位置,然后快速停止,且不能有超调,此外减少齿谐波及PWM控制等造成的转矩脉动。传统交流伺服电动机的结构通常是采用鼠笼转子两相伺服电动机及空心杯转子两相伺服电动机,所以常把交流伺服电动机称为两相异步伺服电动机。控制方式 由电机学中的旋转磁场理论知道,对于两相交流异步伺服电动机,若在两相对称绕组中施加两相对称电压,即励磁绕组和控制绕组电压幅值相等且两者之间的相位差为90°电角度,便可在气隙中得到圆形旋转磁场。
2024-12-01 11:12:26
681
原创 串口通信收发机的设计
通信是指是消息的传递或者交换,分为模拟通信和数字通信两大类。数字通信是指以数字信号载荷消息的通信方式,分为基带传输和载波传输两种类型。基带传输是指不对数字信号进行频谱搬移,直接在信道上进行传输。载波传输是指将数字信号调制到载波上,以频带信号的形式在信道上进行传输。
2024-11-27 06:00:00
741
原创 Verilog HDL 数值运算
数字系统中的数分为无符号数和有符号数两种类型。无符号数的每位都是数值位,每位都有固定的权值。有符号数采用“符号位+数值”的形式表示,其中符号位为 0 时表示正数, 为 1 时表示负数。有符号数有原码、反码和补码三种表示方法。为了便于运算,数字系统中的有符号数用补码表示。Verilog HDL 规定,当表达式中的任意一个操作数为无符号数时,其他操作数会被当作无符号数处理,并且运算结果也为无符号数。
2024-11-26 06:00:00
963
原创 fpga 时序分析基础
时序分析就是对时序电路进行时序检查,通过分析电路中所有寄存器之间的路径延迟以检查电路的传输延迟是否会导致触发器的建立时间或者保持时间违例,检查触发器的异步端口信号变化是否满足恢复时间和撤除时间的要求,以及分析时钟的传输延迟以检查时钟树的偏移和延时等情况。通过时序约束文件,告诉EDA软件,该设计应该达到的时序指标,指导EDA软件优化布局布线以达到时序设计要求。时序分析包括静态时序分析和动态时序分析两种类型。
2024-11-25 06:00:00
1632
原创 fpga 综合与优化设计
优化主要包括 4 个方面:(1)综合优化 综合优化使得设计系统在FPGA中的映射得到最大优化。(2)布局布线优化 在布局布线过程中,合理的约束会大大提高整个系统的布局布线效果;(3)设计优化 在设计阶段规划整个系统的架构,利用FPGA的特点尽可能简化设计;(4)静态时序分析 静态时序分析用于在布局布线后检查整个工程的时序,找出最差的路径,进行一定的调整和修改来优化系统时序;
2024-11-24 06:00:00
1488
原创 fpga 代码编写规范
应用HDL设计数字系统时,清晰、规范的描述代码是确保模块功能与性能的关键因素之一。优秀HDL代码的编写目标是: (1) 简洁规范,具有良好的的可阅读性和可维护性,便于分析与调试;(2) 紧贴硬件,确保模块功能正确,并且易于综合出性能优良的电路;(3) 结构清晰,具有良好的可重用性,能够提高设计效率。
2024-11-23 06:00:00
2505
原创 A/D转换控制器的设计
A/D转换即模数转换,表示将模拟信号(Analog Signal)转换为数字信号(Digital Signal),A/D转换器是实现模数转换的器件(Analog to Digital Converter,简称ADC)。A/D转换控制器(ADC Controller)是控制A/D转换器进行模数转换的电路或者系统。ADC应用:(1) 在工业控制领域,普遍采用数字化信息处理技术;(2) 在通信行业,数字信息便于传输和处理;(3) 在电子信息领域,应用数字技术提高系统的性能(精度和可靠性)。
2024-11-22 06:00:00
1608
原创 状态机设计实践
目录VGA时序控制器的设计设计过程:1.按区域显示2.按像素显示 设计过程:VGA时序控制器的设计 VGA(Video Graphics Array)是IBM公司于1987年推出基于模拟信号的视频显示标准,目前仍是计算机、投影仪和液晶显示器等电子产品基本的视频接口标准。 VGA应用DB15物理接口。 VGA接口信号的定义如右图所示,主要有5条基本信号线:红、绿、蓝三基色模拟信号线,以及行同步(HSYNC)和场同步(VSYNC)两条数字信号线。
2024-11-21 06:00:00
757
原创 周期法频率计的设计
由于状态机的时钟为50MHz,所以标准信号的周期 Tdet_clk=20ns,因此被测信号的周期值Tx为 Tx = period_value × Tdet_clk = period_value × 20 (ns) 因此,被测信号的频率值为 fx = 1/Tx = 109/ (period_value × 20) = 5×107/ period_value (Hz) 由上式可以看出,需要应用除法器来计算被测信号的频率值。(2)被测信号的周期以两个相邻脉冲的边沿为基准进行测量。
2024-11-20 06:00:00
1273
原创 fpga-状态机的设计及应用
由于检测器用于检测“1111”序列,所以电路需要识别和记忆连续输入1的个数,因此,预定义电路内部有S0、S1、S2、S3和S4共五个状态,其中S0表示当前还没有接收到一个1,S1表示已经接收到一个1,S2表示已经接收到两个1,S3表示已经接收到三个1,而S4表示已经接收到四个1。一般地,Moore型状态机也可能有输入,只是输出不直接与输入信号相关,因此,在数字电路中,Moore型状态机表示为图6-3所示的结构形式,其中输出z(t)=f[s(t)],而与输入x(t)无关。(2) 建立状态转换图;
2024-11-19 06:00:00
1032
原创 等精度频率计的设计
频率测量的三种方法等精度频率计通过控制闸门信号与被测信号同步,消除了直接测频法中的计数误差,因而在被测信号频率范围内测量精度基本上是恒定的。本节以设计能够测量信号频率为1Hz~100MHz、测量误差的绝对值不大于0.01%的等精度频率计为目标,说明IP在数字系统设计中的应用。等精度测频的总体设计方案如图所示,其中主控电路、标准频率信号产生电路、频率测量和计算电路以及数值转换与译码电路都可以在FPGA中实现。
2024-11-18 06:00:00
1352
原创 fpga开发-定制ROM
设置采样时钟为409.6kHz(PLL的c1),采样深度为128k,重新编译工程并下载到FPGA中,设置Fstep为8并启动逻辑分析仪进行分析,设置相位累加器输出phase_out和正弦序列输出sin_out为“unsigned line chart”显示方式得到下图所示的测试波形图。从图中可以看出,DDS功能正确。step2: 在弹出的保存IP变量窗口中,输入保存定制ROM的名称(sin_rom_quarter)和输出HDL的语言类型(Verilog HDL),并确认输出文件将保存在DDS工程目录中。
2024-11-17 06:00:00
826
原创 fpga开发-基本功能IP
(2)为了保证输出正弦信号无失真,根据Nyquist采样定理,每个正弦周期至少应输出2个及以上的采样点,才能恢复出正弦波,而且输出的采样点数越多,越有利于后续低通滤波器的设计。在Quartus Prime环境下,选择新建Memory Files中的Memory Initialization File,在弹出的对话框的Number of Words和Word Size窗口栏分别设置存储器单元数和数据的位宽,建立一个空白的.mif格式文件,并保存为sin1024x8b.mif。因此,信号c1频率为3MHz。
2024-11-16 06:00:00
2080
原创 数字频率计的设计-- 基于 HDL 方法
(3) f(x)除不尽xq+1,其中q<m,则f(x)为本原多项式。为了节约FPGA资源,可以简化掉CD4511的灯测试和灭灯功能,只保留锁存功能,同时将显示译码器的输出设计为低电平有效以适应驱动DE2-115开发板上共阳数码管的需要。基于HDL设计数字系统时,可以根据需要应用Verilog HDL描述所需要的功能电路,既有利于节约资源,同时又有利于提高系统的性能和可靠性。要求m序列的数据率为10~100kbps、按10kbps步进可调时,可应用分频器,通过切换分频器的分频系数,或者应用DDS实现。
2024-11-15 06:00:00
959
原创 fpga开发-存储器及其应用
以结构化方式存储大量二值信息的半导体器件。存储器单元数×每个单元的存储位数掩膜ROM PROM EPROM *E2PROM *快闪存储器 *静态RAM(SRAM) *动态RAM(DRAM),存储器分为ROM和RAM两种基本类型。ROM分为单口ROM和双口ROM两种类型。RAM分为单口RAM、双口RAM和伪双端口RAM三种类型。除ROM和RAM之外,在数字系统设计中还经常应用一类特殊的存储器,称为FIFO,具有先进先出的特性,用于串行数据的缓存和跨时钟域数据的传输。
2024-11-14 06:00:00
913
原创 常用数字器件的描述-时序逻辑器件的描述
设分频器时钟信号的频率用fclk表示,分频输出信号的频率用ffpout表示,则N分频器输出信号的频率与时钟信号频率之间的关系为:ffpout=fclk/N。如果要求分频输出信号为方波,则具体的实现方法是:应用两个N进制计数器,将待分频的信号作为计数器的时钟脉冲,分别在时钟脉冲的上升沿和下降沿进行N进制计数。偶分频器的分频系数N为偶数。输出为方波的偶分频器除了通用分频器,取M=N/2的实现方法之外,还有另一种实现方法:应用N/2进制计数器,将待分频的信号作为计数器的时钟脉冲,分频信号作为输出。
2024-11-13 06:00:00
1005
原创 fpga开发原理图设计仿真分析
在Quartus Prime开发环境下,进行EDA设计的基本流程如图所示。包括五个主要任务: (1) 建立工程 (2) 设计输入 (3) 编译、综合与适配 (4) 引脚锁定 (5) 编程与配置 同时,还可以根据需要进行仿真分析、在线测试和时序分析。Quartus Prime支持硬件描述语言、原理图和状态机等多种设计输入方法,同时EDIF第三方输入方法。原理图方法的优点: (1) 容易上手。有数字电路课程基础,就可以应用EDA技术在电子技术课程设计中应用原理图设计数字系统;
2024-11-10 06:00:00
1373
原创 Quartus Prime的应用
目录 Quartus Prime: 基本设计流程设计输入编译、综合与适配引脚锁定编程与配置 Quartus Prime: (1) Intel公司EDA综合开发环境: 能够完成从设计输入,编译、综合与适配,仿真,以及编程与配置的全部设计流程。 (2) 支持硬件描述语言、原理图和状态机等多种设计输入方式。同时支持第三方工具软件,如Modelsim,Sysplify Pro等专业的工具软件。 (3) 支持Intel公司的PLD。不同版
2024-11-09 06:00:00
1264
原创 Verilog可综合语法
Verilog HDL具有完整的语法,用于数字系统的仿真与综合。但需要注意的是,IEEE Std 1364-1995/2001标准中定义的语法都可以用于仿真分析,只有一小部分可以综合为硬件电路。Verilog HDL可综合的语法由IEEE Std 1364-2002(简称Verilog-2002)标准定义。Verilog-2002定义了Verilog-2001标准中哪些语法可综合,哪些语法不可以综合。
2024-11-08 06:00:00
1415
原创 verilog-HDL基础
(2) “`define”用于定义全局符号量,既可以在模块内定义,也可以在模块外定义,对同时编译的模块均有效。测试平台文件testbench有两个不同于可综合模块的特点:(1) testbech既没有输入,也没有输出,而是将被测模块的输入定义为内部寄存器变量,将被测模块的输出定义为内部线网信号;如果需要对设计好的模块进行仿真分析,以验证其功能的正确性,那么需要为模块编写测试平台文件(testbench),为被测模块施加激励信号,例化被测模块,调用仿真软件计算被测模块的输出,并输出仿真结果供设计者进行分析。
2024-11-07 06:00:00
761
原创 verilog-HDL
Verilog HDL定义的基元都具有固定的功能。为了应用方便,Verilog还支持用户自定义原语(User-Defined Primitive,简称UDP),即允许设计者根据需要自己规划所需要的功能电路。UDP是以真值表/状态表为基础,通过将真值表/状态表描述的逻辑关系映射到存储器中来实现功能电路。具体的语法格式为:primitive <UDP名>(输出信号,输入信号,...);<输出/输入信号声明>initial <输出信号=初值>;table<真值表/状态表>;
2024-11-06 06:00:00
895
原创 模块功能的描述方法
顺序语句块(sequential block)由关键词begin和end定义,按语句的书写顺序执行块中的语句,即前一条语句执行完后才能执行后一条语句。非阻塞赋值是指多条赋值语句同时赋值,与语句的书写顺序无关,即后面赋值语句的执行不受前面赋值语句的影响。条件语句(conditional statement)使用关键词if和else,根据条件表达式的真假确定执行的操作,用于对赋值过程进行控制,分为简单条件语句、分支条件语句和多重语句三种类型。也就是说,在前一条赋值语句执行结束之前,后一条语句被阻塞,不能执行。
2024-11-05 06:00:00
1887
原创 Verilog HDL基础
运算符“===”和“!例如,当a=4'b10x0,b=4'b10x0时,(a==b)的比较结果为x,而(a===b)的比较结果则为1。例如:当a=4'b0110, b=4'b1000时,则a&&b的结果为1,a||b的结果也为1。关系运算符(Relational Operators)用于判断两个操作数的大小,关系为真时返回 1,为 假时返回 0,包括>、<、>=和<=共四种运算符。位操作符与逻辑运算符的主要区别在于:逻辑运算中的操作数和结果均为一位,而位操作中的操作数和结果既可以是一位,也可以为多位。
2024-11-04 06:00:00
932
原创 Verilog HDL基础
端口类型定义用于指定模块对外端口的数据流动方向以及数据类型。具体的语法格式为:input [wire] [msb:lsb] 输入端口名x1,输入端口名x2,…;output [wire/reg] [msb:lsb] 输出端口名y1,输出端口名y2,…;inout [wire/reg] [msb:lsb] 双向口名z1,双向口名z2,…;// 4路数据// 2位地址// 输出数据类型(Data Type)用于:(1)指定模块端口的数据类型;
2024-11-03 06:00:00
997
原创 EDA技术简介
目前,许多FPGA产品系列内嵌了硬件乘法器、硬核处理器和Gbits差分串行接口等,超越了ASIC的规模和性能,同时也超越了传统意义上FPGA的概念,不仅能够支持软硬件协同设计,而且还能够实现高速与灵活性的完美结合,使可编程逻辑器件的应用范围扩展到系统级,出现了SOPC (System On Programmable-Chip,在系统可编程)技术。另外,由于乘积项结构的PLD采用结构规整的与-或阵列结构,从输入到输出的传输延迟时间是可预期的,因此不易产生竞争-冒险,常用于接口电路设计中。
2024-11-02 06:00:00
2303
原创 采用STM32CubeMX和HAL库的模数转换器应用实例
STM32的ADC功能繁多,比较基础实用的是单通道采集,实现开发板上电位器的动触点输出引脚电压的采集,并通过串口输出至PC端串口调试助手。单通道采集适用AD转换完成中断,在中断服务函数中读取数据,不使用DMA传输,在多通道采集时才使用DMA传输。
2024-11-01 06:00:00
930
原创 采用STM32CubeMX和HAL库的 I2C应用实例
EEPROM是一种掉电后数据不丢失的存储器,常用来存储一些配置信息,以便系统重新上电的时候加载之。EEPOM芯片最常用的通信方式就是I2C协议,本节以EEPROM的读写实验为例,讲解STM32的I2C使用方法。实例中STM32的I2C外设采用主模式,分别用作主发送器和主接收器,通过查询事件的方式确保正常通信。
2024-10-31 06:00:00
1245
原创 采用STM32CubeMX和HAL库的定时器应用实例
在HAL库中,定时器的初始化参数是通过定时器初始化函数HAL_TIM_Base_Init 实现的: HAL_StatusTypeDef HAL_TIM_Base_Init(TIM_HandleTypeDef *htim);//使能句柄指定的定时器更新中断 __HAL_TIM_DISABLE_IT (htim, TIM_IT_UPDATE);MX_TIM6_Init()是在文件time.c中定义的函数,它的代码里调用了函数HAL_TIM_Base_Init()实现STM32CubeMX配置的定时器设置。
2024-10-30 06:00:00
1368
原创 采用STM32CubeMX和HAL库的外部中断设计实例
中断在嵌入式应用中占有非常重要的地位,几乎每个控制器都有中断功能。中断对保证紧急事件在第一时间处理是非常重要的。设计使用外接的按键作为触发源,使得控制器产生中断,并在中断服务函数中实现控制RGB彩灯的任务。
2024-10-29 06:00:00
1242
原创 平衡控制——直立环——速度环
当需要提高平衡车向前的行驶速度,就需要增加平衡车的倾角,倾角增大后,车轮在直立控制作用下需要向前运动保持平衡车平衡,速度增大;车模运行速度和加速度是通过控制车轮速度实现的,车轮通过车模两个后轮电机经由减速齿轮箱驱动,因此通过控制电机转速可以实现对车轮的运动控制。这样站在小车上(非惯性系,以车轮作为坐标原点)分析倒立摆受力,它就会受到额外的惯性力,该力与车轮的加速度方向相反,大小成正比。直立控制算法的关键在于获取车模的角度和角速度,通过测量车模的倾角和倾角速度控制车模车轮的加速度来消除车模的倾角。
2024-10-28 06:00:00
1955
原创 S-Function
我们可以使用S-Function扩展Simulink®对仿真和代码生成的支持。例如,可以使用它们: 表示自定义算法 将现有外部代码集成到Simulink和代码生成器中 表示与硬件对接的设备驱动程序 为嵌入式系统生成高度优化的代码 在Simulink仿真过程中验证为子系统生成的代码 通过S-Function的应用程序编程接口,可以非常灵活地在Simulink环境中实现通用算法。
2024-10-27 06:00:00
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2022-06-28
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