systemverilog 编译顺序的问题

systemverilog 编译顺序的问题

在systemverilog中，如下面这段代码，如果class Transaction在后面定义，然后前面的function使用到了它，那么就会导致程序编译出错，因为在前面的function还没能识别到后面的定义。
【SV书上给的解释是：你需要编译一个类，而这个类包含一个尚未定义的类。声明这个被包含的类的句柄将会引起错误，因为编译器还不认识这个新的数据类型。这时候需要使用typedef语句声明这个类名】

1.没加typedef导致错误编译

module test();
  
  function void create(ref Transaction tr); 
    tr = new();
    tr.addr = 42;
  endfunction

  class Transaction;
    bit [31:0] addr, crc, data[8];
  endclass

Transaction t;
  
initial begin
    create(t); // Create a transaction
    $display(t.addr); //输出什么？
end
  
endmodule

2.加typedef后的正确代码：

module test();
    
  typedef class Transaction;
  
  function void create(ref Transaction tr); 
    tr = new();
    tr.addr = 42;
  endfunction

  class Transaction;
    bit [31:0] addr, crc, data[8];
  endclass

Transaction t;
  
initial begin
    create(t); // Create a transaction
    $display(t.addr); //输出什么？
end
  
endmodule