Verilog 阻塞赋值和非阻塞赋值

1. 阻塞赋值

使用一般使用的=进行赋值

always@(clk) begin
	b = a;
	c = b;
end

• 在前面的a赋值给b的语句没有完成之前，后面的赋值语句不进行操作，就像被阻塞了一样，称为阻塞赋值
• 以上代码会产生的电路结构：
  

2. 非阻塞赋值

使用一般使用的<=进行赋值

always@(clk) begin
	b <= a;
	c <=