verilog学习笔记
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weixin_43911447
这个作者很懒,什么都没留下…
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Verilog学习笔记——时序逻辑——有限状态机2 Finite State Machines
19.Serial receiver with parity checking 奇偶校验。原创 2023-06-20 16:43:33 · 297 阅读 · 1 评论 -
Verilog学习笔记(模块module)
整体同时进行3个加法器的计算,耗时一致,最终的输出结果sum【31:0】装载谁,由最后面的判断来决定。6. Carry-select adder 纹波进位加法器。Adder-subtractor 加法器-减法器。采用case语句判断也可行,就是语言较繁琐。5. 加法器Module add。方法一:按照端口的位置。方法二:按照端口的名字。方法一:按照端口位置。方法二:按照端口名称。原创 2023-06-06 15:52:45 · 510 阅读 · 2 评论