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RSS订阅原创 Verilog学习笔记——时序逻辑——有限状态机2 Finite State Machines
19.Serial receiver with parity checking 奇偶校验。
2023-06-20 16:43:33
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原创 Verilog学习笔记——时序逻辑——有限状态机1 Finite State Machines
1. Simple FSM 1(asynchronous reset) 异步复位的简单FSM。2. Simple FSM 1(synchronous reset) 同步复位。
2023-06-19 17:29:32
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原创 verilog学习笔记——时序逻辑（小电路）
在遍历完256个格子之后将q_next的值赋给q，我们注意到在always过程块中，我们一律使用了阻塞赋值，因为不需要产生触发器，我们要在计算后立即赋值，才能做到没有一个周期的延迟。这个游戏原来是设计在一个无限的网格里，但是在这个电路中，我们设计为16*16的网格，为了让这次练习更有趣，我们把网格边界拓扑环绕到对立的另一边。举个例子，（0,0）的8个邻居分别是(15,1), (15,0), (15,15), (0,1), (0,15), (1,1), (1,0), 和 (1,15).3个邻居：繁衍（1）；
2023-06-15 16:00:39
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原创 Verilog学习笔记——时序逻辑（shift register移位寄存器）
3. Left/right arithmetic shift by 1 or 8 算数 左移|右移寄存器（1 或8位）2. Left/ right register 左移|右移寄存器（1位）1. 4位移位寄存器 4-bit shift register。
2023-06-14 17:02:49
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原创 verilog 学习笔记 —— 时序逻辑 Sequential Logics (counters 计数器)
1. Four-bit binary counter 4位二进制计数器。2. Decade counter 十进制计数器。
2023-06-14 11:46:41
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原创 verilog 学习笔记 —— 时序逻辑 Sequential Logics (Latches and Flip-Flops 锁存器和触发器)
5. DFF with asynchronous reset 带异步复位功能的 D触发器。18. Dual-edge triggered flip-flop 时钟的双边沿捕获。16. Detect both edges 输入的双边沿检测。15. Detect and edge 输入的单边沿检测。3. DFF with reset 带复位的D触发器。2. D flip-flop D触发器。1. D flip-flop D触发器。7. D Latch D锁存器。4. 带复位值的D触发器。
2023-06-13 14:18:47
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原创 vevilog 学习笔记 —— Karnaugh Map to Circuit
卡诺图是一种平面方格图，每个小方格代表逻辑函数的一个最小项，故又称为最小项方格图。方格图中相邻两个方格的两组变量取值相比，只有一个变量的取值发生变化，按照这一原则得出的方格图（全部方格构成正方形或长方形）就称为卡诺方格图，简称卡诺图。
2023-06-12 14:09:41
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原创 verilog学习笔记——Arithmetic Circuits 算数电路
3. 3-bit binary adder 三位二进制加法器。用二进制表示数字，首位为符号位，0表示正数，1表示负数。负数的反码，首位为符号位1，其余位为原码取反。负数的补码，首位为负号位1，其余位为反码+1；负数的原码，首位为符号位1，其余位表示大小。1. Half adder 半加法器。正数的原码、补码、反码一致。
2023-06-08 16:47:16
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原创 verilog 学习笔记——MULtiplexers 多路复用器
【代码】verilog 学习笔记——MULtiplexers 多路复用器。
2023-06-08 14:43:49
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原创 verilog学习笔记——Current电路
step 1 首先，根据真值表当中结果是true的项，找出它的两个输入项，然后进行与运算；如果遇到输入项的取值是false，就需要把它写成非的形式，反之，如果输入项是true，那么就不用管，写成原来的样子就行了。判断两个数是否相同，两个数XOR，若为“1”则两数相同，若为“0”则两数不同。step 2 然后，遍历整一个真值表，把所有输出值为true的项进行或运算（相加），就可以得到最原始的逻辑关系式。由这个真值表可以写出如下的表达式：（!方法一的例子：以最简单的A xor B为例，下面是他们的真值表。
2023-06-07 16:41:24
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原创 verilog学习笔记——
小结： generate循环语句，可以产生一个对象（元件或模块）的多次实例化。1. 三元条件运算符Conditional ternary operator。1. 固定结构 generate……endgenerate。2. Reduction operation 减排运算符_3. generate 条件结构。4. generate分支结构。2. generate循环语句。
2023-06-07 13:28:22
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原创 Verilog学习笔记——结构语句
判断条件 sel_b1和sel_b2为真，不可以写成 (（sel_b1=1）&&（sel_b2=1）)，这样子写会报错。采用关键字 wait , 反应需要等待多少个时钟周期，才会执行后面的语句。注意： 此处的 & &因为只有一位，也可以选择 按位与 &assign 和 always 语句 功能重合， 选一种即可。语句结构： always@(时序控制) (语句)1. 循环结构always。3. case 举例。
2023-06-06 18:02:00
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原创 Verilog学习笔记（模块module）
整体同时进行3个加法器的计算，耗时一致，最终的输出结果sum【31：0】装载谁，由最后面的判断来决定。6. Carry-select adder 纹波进位加法器。Adder-subtractor 加法器-减法器。采用case语句判断也可行，就是语言较繁琐。5. 加法器Module add。方法一：按照端口的位置。方法二：按照端口的名字。方法一：按照端口位置。方法二：按照端口名称。
2023-06-06 15:52:45
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空空如也
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