FPGA
文章平均质量分 92
FPGA相关技术
BIGMAC_1017
这个作者很懒,什么都没留下…
展开
-
Verilog流水线设计——Pipeline
本文介绍FPGA设计中常用的pipeline设计思路原创 2022-11-03 17:46:43 · 2805 阅读 · 1 评论 -
如何使用UltraScale+芯片中UltraRam资源
本文介绍如何使用Xilinx UltraScale+芯片中UltraRam资源原创 2022-10-10 23:00:00 · 3157 阅读 · 0 评论 -
如何阅览vivado工程的时序分析报告——建立时间
本文介绍如何阅览vivado工程的时序分析报告原创 2022-10-05 21:02:49 · 9911 阅读 · 7 评论 -
时序分析基本概念(一)——建立时间
通过图文例子,介绍数字电路中建立时间的概念。原创 2022-10-02 18:10:36 · 3077 阅读 · 4 评论 -
课时4:Vitis HLS中数据类型定义——Vitis HLS教程
文章目录1. 传统C语言支持的数据类型2. HLS引入了任意精度的数据类型2. 1 为何要使用任意精度的数据类型2. 2任意精度的数据类型定义2. 3任意精度类型数据的初始化2. 4 ap_[u]fixed1. 传统C语言支持的数据类型其中要说明的是,Vitis HLS不支持“char16_t”以及“char32_t”这两种数据类型。2. HLS引入了任意精度的数据类型2. 1 为何要使用任意精度的数据类型C语言的原生数据类型都是基于8bit为边界的(比如8、16、32、64bits)。但FPG原创 2022-05-01 16:36:06 · 2327 阅读 · 0 评论 -
ZYNQ 程序固化到QSPI FLASH实验
本实验教程主要指导大家如何将程序固化到QSPI FLASH中,并让ZYNQ芯片上电启动自动加载QSPI中的程序。原创 2022-02-06 16:18:07 · 5615 阅读 · 2 评论 -
ZYNQ HDMI输出实验——FPGA Vitis篇
本实验使用FPGA通过HDMI接口输出彩条、色带、方块等图像。实验使用的硬件平台为ZedBoard。原创 2022-01-09 12:41:15 · 3136 阅读 · 1 评论 -
自定义AXI IP核实验——FPGA Vitis篇
文章目录1. 前言2. Vivado工程的编写2.1 创建自定义IP2.2 添加自定义IP到工程3. Vitis工程的编写A. 工程源码下载1. 前言Xilinx官方为大家提供了很多IP核,在Vivado的IP Catalog中可以查看这些IP核,用户在构建自己的系统中,不可能只使用Xilinx官方的免费IP核,很多时候需要创建属于自己的用户IP核,创建自己的IP核有很多好处,例如系统设计定制化;设计复用,可以在IP核中加入license,有偿提供给别人使用;简化系统设计和缩短设计时间。用ZYNQ系.原创 2021-12-25 12:33:03 · 5908 阅读 · 7 评论 -
ZYNQ AXI GPIO中断实验——FPGA Vitis篇
文章目录1. 前言2. Vivado工程的编写2.1 Block Design工程设计2.2 创建XDC管脚约束3. Vitis工程的编写4. 实验小结5. 工程源码下载1. 前言使用ZYNQ最大的疑问就是如何把PS和PL结合起来使用。本实验使用两个AXI GPIO的IP核,一个GPIO IP核连接4个LED灯;另一个GPIO IP核用于接收4个按键(拨码开关)的中断,通过该中断来控制相应LED灯的亮灭。2. Vivado工程的编写2.1 Block Design工程设计(1)本实验使用的Vi原创 2021-12-11 17:26:26 · 4098 阅读 · 2 评论 -
ZYNQ PS端MIO的使用——FPGA Vitis篇
本实验介绍如何使用ZYNQ芯片PS端的MIO。MIO是ZYNQ芯片PS端的基础外设IO,可以连接诸如SPI,I2C,UART,GPIO等,通过Vivado软件设置,软件可以将信号通过MIO导出,同样也可以将信号通过EMIO(后续试验会介绍EMIO)连接到PL端的引脚上。原创 2021-12-06 22:17:21 · 6490 阅读 · 0 评论 -
ZYNQ 定时器中断实验——FPGA Vitis篇
文章目录1. 前言2. 中断介绍2.1. SGI中断(软件产生中断)2.2. PPI中断(CPU私有外设中断)2.3. SPI中断3. Vivado工程编写4. Vitis工程编写5. 实验总结6. 工程源码下载1. 前言本实验介绍如何使用ZYNQ芯片PS端的定时器资源。通过定时器来每秒触发一次定时器中断,并通过中断服务函数给串口打印一条信息。ZYNQ芯片中有两个Cortex-A9处理器,每个Cortex-A9处理器都有自己私有的32位定时器和32位看门狗定时器。两个处理器共享一个64位的全局定时器原创 2021-11-27 16:32:21 · 5701 阅读 · 1 评论 -
ZYNQ 串口打印输出——FPGA Vitis篇
文章目录1. Vivado工程的建立2. Vitis(SDK)工程的建立和调试3. 下载程序至开发板4. 工程源码下载ZYNQ芯片主要由PS端(ARM处理器)和PL端(FPGA逻辑单元)组成,因此ZYNQ芯片结合了ARM芯片和FPGA芯片的优点于一身。本实验主要介绍使用PS端来完成ZYNQ串口打印输出的功能。虽然本实验仅仅使用了PS,但是还要建立一个Vivado工程,用来配置PS管脚。虽然PS端的ARM是硬核,但是在ZYNQ当中也要将ARM硬核添加到工程当中才能使用。本实验使用的Vivado版本为Viv原创 2021-11-18 21:26:42 · 7107 阅读 · 5 评论 -
Verilog基础(一)——数据类型、运算符
Verilog基础(一)——数据类型、运算符1. 数据类型1.1 常量1.2 参数1.3 传参示例1.4 变量1.4.1 Wire型1.4.2 Reg型1.4.3 Memory型2. 运算符2.1 赋值运算符2.1.1 阻塞赋值运算符2.1.2 非阻塞赋值运算符2.2 位拼接运算符2.3 运算符的优先级本文主要介绍verilog基础模块,主要讲述verilog语言中的数据类型、运算符。1. 数据类型1.1 常量整数:整数可以用二进制b或B,八进制o或O,十进制d或D,十六进制h或 H表示,例如,8’原创 2021-11-06 16:04:56 · 2120 阅读 · 0 评论 -
AXI总线技术简介——ZYNQ PS和PL的互联技术
AXI总线技术简介——ZYNQ PS和PL的互联技术1.AXI总线介绍2.AXI协议通道介绍3.ZYNQ芯片内部的AXI总线4.常用AXI接口IP介绍5. 多个AXI接口互联交互1.AXI总线介绍AXI全称Advanced Extensible Interface,是Xilinx从6系列的FPGA开始引入的一个接口协议,主要描述了主设备和从设备之间的数据传输方式。AXI协议在Xilinx的ZYNQ系列芯片中继续使用,协议版本是AXI4。ZYNQ为Xilinx推出的首款将高性能ARM Cortex-A9原创 2021-11-02 21:19:29 · 4608 阅读 · 0 评论