自定义AXI IP核实验——FPGA Vitis篇

已于 2023-04-08 17:34:17 修改
阅读量6k 收藏 40
点赞数 4
分类专栏： FPGA 文章标签： fpga开发 verilog arm
于 2021-12-25 12:33:03 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_44007264/article/details/122141618
版权

文章目录

1. 前言

Xilinx官方为大家提供了很多IP核，在Vivado的IP Catalog中可以查看这些IP核，用户在构建自己的系统中，不可能只使用Xilinx官方的免费IP核，很多时候需要创建属于自己的用户IP核，创建自己的IP核有很多好处，例如系统设计定制化；设计复用，可以在IP核中加入license，有偿提供给别人使用；简化系统设计和缩短设计时间。用ZYNQ系统设计IP核，最常用的就是使用AXI总线将PS同PL部分的IP核连接起来。本实验将为大家介绍如何在Vivado中构建 AXI总线类型的IP核，此IP核用来产生一个PWM，用这个控制开发板上的LED，做一个呼吸灯的效果。

2. Vivado工程的编写

2.1 创建自定义IP

（1）本实验使用的Vivado工程延用《ZYNQ 串口打印输出——FPGA Vitis篇》中使用的Vivado工程，大家可以查看该文章来了解Vivado工程的建立。

（2）修改Vivado工程，创建自定义IP。点击菜单“Tools->Create and Package IP…”，并点击“Next”。

在这里插入图片描述

（3）选择创建一个新的AXI4设备
在这里插入图片描述

（4）名称填写AXI_pwm，描述随便填写，然后选择一个合适的位置存放IP。
在这里插入图片描述

（5）下面参数可以指定接口类型、寄存器数量等，这里不需要修改，使用AXI Lite Slave接口，4个寄存器。点击“Next”-> “Finish”，完成IP的创建。
在这里插入图片描述

（6）重新打开“IP Catalog”，可以看到刚才我们创建的IP。
在这里插入图片描述

（7）但这时候的IP并没有PWM功能，只有简单的AXI总线读写寄存器功能。我们需要修改 IP，选择IP，右键“Edit in IP Packager”。在弹出的对话框中，不修改默认信息，点击“OK”。
在这里插入图片描述

（8）Vivado打开了一个新的工程。
在这里插入图片描述

（9）在Vivado “Flow Navigator”中点击“Add Source”，添加PWM功能代码。这里的PWM功能代码借用的是Alinx公司开发板提供的模块代码，用户也可以根据自己需要更改其它代码。
在这里插入图片描述
在这里插入图片描述

（10）在Vivado中，修改“AXI_pwm_v1_0.v”文件，增加“pwm”输出端口。
在这里插入图片描述

（11）修改“AXI_pwm_v1_0.v”，在例化“AXI_pwm_v1_0_S00_AXI”中添加pwm 端口的例化。

（12）修改“AXI_pwm_v1_0_S00_AXI.v”，添加pwm端口，这个文件是实现AXI4 Lite Slave的核心代码。
在这里插入图片描述

（13）修改“AXI_pwm_v1_0_S00_AXI.v”文件，例化我们刚添加的axi_pwm.v文件，并将寄存器slv_reg0和slv_reg1用于pwm模块的参数控制。
在这里插入图片描述

（14）在工程源文件“Sources”一栏中双击“component.xml”文件。在“File Groups”选项中点击，“Merge changes from File Groups Wizard”。
在这里插入图片描述

（15）同样在“Customization Parameters”选项中点击，“Merge changes from Customization Parameters Wizard”。

（16）点击“Re-Package IP”完成IP的修改。
在这里插入图片描述

2.2 添加自定义IP到工程

（1）在Block Design中，点击添加IP，搜索“pmw”，添加“AXI_pwm_v1.0” IP核，并点击“Run Connection Automation”。
在这里插入图片描述

（2）导出“pwm”IP核的端口，保存设计，并“Generate Output Products”。
在这里插入图片描述

（3）添加“XDC”文件，把pwm_led输出端口分配给ZedBoard上的一个LED灯，编译生成Bit文件。

（4）点击Vivado “Flow Navigator”一栏里的“Generate Bitstream”，等待Vivado生成好bit文件后，在菜单栏“File -> Export -> ExportHardware…”导出硬件信息(.xsa文件)，这里就包含了PS端的配置信息。该步骤如有疑问，可以参考以前的文章《ZYNQ串口打印输出——FPGA Vitis篇》。

3. Vitis工程的编写

（1）点击 Vivado 菜单“Tools-> Launch Vitis IDE”，启动 Vitis。
（2）新建 Vitis平台工程。Vitis工程的建立可以参考以前的文章《ZYNQ串口打印输出——FPGA Vitis篇》。
（3）新建 Vitis应用工程，创建一个名为“AXI_UserIPDemo”的工程，工程模板可以选择“Hello World”。
（4）在APP工程的目录下，可以找到对应我们开发IP的AXI_pwm.h的文件，这个头文件里包含里对自定义IP寄存器的读写宏定义。
在这里插入图片描述

（5）在“helloworld.c”文件中，修改“main”函数。我们先通过写寄存器 AXI_PWM_S00_AXI_SLV_REG0_OFFSET，控制PWM输出频率，然后通过写寄存器AXI_PWM_S00_AXI_SLV_REG1_OFFSET控制PWM输出的占空比。
在这里插入图片描述

（6）编译工程，将工程下载到硬件板卡上（编译和下载方式见《ZYNQ 串口打印输出——FPGA Vitis篇》）。
实验结果为： 板卡上的LED0灯呈呼吸状亮灭；

A. 工程源码下载

如果大家对我们的文章感兴趣，可以关注我们的公众号：“FpgaHome”：
该工程对应的源码可以通过关注该微信公众号，在公众号输入 ZYNQ_UserIP 来获取工程的下载链接，工程采用的是Vivado2021.1版本。

参考文献：
[1] http://www.alinx.com.cn/.
[2] Zynq-7000 SoC Technical Reference Manual(UG585). Xilinx官方文档
[3] ZYNQ 串口打印输出——FPGA Vitis篇. 图灵研究院

BIGMAC_1017
关注
  • 4
    点赞
  • 踩
  • 40
    收藏
    觉得还不错? 一键收藏
  • 7
    评论
专栏目录
FPGA学习4-Vivado和Vitis学习
udddhu的博客
05-03 5411
1、vivado上建立工程（FPGA学习3） 2、点击“Create Block Design”，创建一个 Block 设计，即图形化设计，弹出对话框名字Design name尽量简短，否则在 Windows 下编译会有问题。 3、点击“+”（Add IP），搜索IP核，我的开发板是zynq,找到IP核后双击这个IP核，在左侧的窗口进入编辑，参考xilinx的ug1085。 下面的配置是根据硬件原理图来设置。 4、在 I/O Configuration 窗口，配置BANK电压，如配置 .
Xilinx(AMD) vivado软件IP核及license许可文件简介
MmikerR的专栏
07-21 9489
Vivado软件作为Xilinx(AMD) FPGA器件重要的开发设计软件，包含了功能丰富IP核。这些IP核按设计厂商可分为Xilinx(AMD)自有IP和第三方IP，进一步又可分为免费IP和收费IP两类。收费IP核都需要相应的license许可文件才能使用。
ZYNQ之嵌入式开发04——自定义IP核实现呼吸灯、固化程序
西岸贤
04-23 1521
本文介绍自定义IP核实现呼吸灯实验，文中给出了具体的创建过程，还给出了固化程序的两种方式。
AXI Interconnect IP核用法
u011565038的博客
05-14 1345
本文描述了如何使用Xilinx的Vivado Design Suite环境中的工具来定制和生成AXI Interconnect IP核。
Vivado 自定义AXI IP核
weixin_63989952的博客
01-26 968
此处的例化作用是将led开关和闪烁频率存入寄存器中，本ip核共定义了4个寄存器，相当于AXI的4条数据线。右键直接选择“Edit in IP Packager”编辑IP核，路径自行选择，默认就是本工程的路径。Sources中顶层模块用户可以添加输入输出和参数，子模块可以添加用户的逻辑代码。该管脚为输出信号是PL端的，后文的slv_reg中的是才是受PS端控制的。此处可以添加逻辑代码的例化，后文会再单独创建一个子模块专门用来写逻辑代码。这里可以添加用户逻辑代码，也可以在子模块中添加，自行选择。
zynq板zedboard+vitis设计（二）AXI DMA
EfunStudy的博客
03-30 1014
本期将AXI DMA的写入与读取的测试，一些工程建立的详细步骤在第一次文章已经详细介绍了，此处不再赘述。
zynq 尝试自制带总线IP ： AXI-lite 流水灯
Naruto Inspire 的博客
08-06 1600
前言：         zynq是Xilinx近来重点推出的一款FPGA + arm（CortexA9）的SOC。其强大之处不言而喻。官方有zedboard开发板，可能会买不起。 从而在国内找了一款替代产品MiZ702，基本和zedboard兼容。本系列博客的例程适用于与zedboard以及MiZ702。         每节都会有例程回复即可下载，欢迎大家和我一起玩～～   从前写FPGA...
ZYNQ 串口打印输出——FPGA Vitis篇
BIGMAC的博客
11-18 7276
文章目录1. Vivado工程的建立2. Vitis（SDK）工程的建立和调试3. 下载程序至开发板4. 工程源码下载 ZYNQ芯片主要由PS端（ARM处理器）和PL端（FPGA逻辑单元）组成，因此ZYNQ芯片结合了ARM芯片和FPGA芯片的优点于一身。本实验主要介绍使用PS端来完成ZYNQ串口打印输出的功能。 虽然本实验仅仅使用了PS，但是还要建立一个Vivado工程，用来配置PS管脚。虽然PS端的ARM是硬核，但是在ZYNQ当中也要将ARM硬核添加到工程当中才能使用。本实验使用的Vivado版本为Viv
Altera SOPC设计中用户自定义指令和IP核开发.zip
07-27
IP核概述.doc SOPC中自定义外设和自定义指令性能分析.pdf 基于Avalon总线TLC5628自定义IP核的开发.pdf 基于Avalon总线的TFT LCD 控制器的设计.doc 基于Avalon总线的可配置LCD控制器IP核的设计.doc 基于Avalon总线的可配置LCD控制器IP核的设计.pdf 基于Avalon总线的直流电机PWM控制.pdf 基于Avalon总线的键盘和VGA控制接口设计.pdf 基于NIOS II嵌入式处理器实现LCD的控制 .doc 基于Nios II的I2C总线接口的实现.doc 基于NIOS_嵌入式软核处理器的LCD控制方法研究.pdf 基于Nios_的DDRSDRAM控制器的相关技术研究与实现.pdf 基于Nios_的LED显示屏控制系统.pdf 基于Nios_的USB接口模块设计.pdf 基于Nios_自定制Avalon设备的设计与实现.pdf 基于NIOS的I_2C总线接口芯片AT24C16读写的实现.pdf 基于系统级FPGA_CPLD的SoPC嵌入式开发研究.pdf 如何应用Nios嵌入式处理器和C2H进行IP摄像头的设计——徐光辉.pdf 定制SOPC用户部件（component）的方法和例子// Developing SOPC Builder Components .pdf pwm_source.zip
fpga axi-can ip核数据手册
06-07
FPGA AXI-CAN IP 核数据手册 本文档为 Xilinx LogiCORE IP Controller Area Network (CAN) 产品规格说明书，该产品是 FPGAAXI-CAN IP 核的设计和特性定义文档。下面是该产品规格的详细说明： 一、概述 CAN...
FPGA（Xilinx）常用IP核
01-28
Xilinx是全球领先的FPGA供应商之一，提供了丰富的IP（ Intellectual Property，知识产权）核库，极大地简化了复杂系统的设计流程。这些IP核通常包含了预定义的功能模块，可以快速地集成到用户的设计中，以实现特定的...
FPGA MPSoC_XCZU4EV自定义IP核实现LED呼吸灯（VITIS实现）.zip
04-27
在本项目中，我们主要探讨的是如何在FPGA MPSoC平台上，特别是针对XCZU2CG、XCZU2EG和XCZU4EV型号的芯片，利用VITIS工具实现一个LED呼吸灯效果的自定义IP核。VITIS是Xilinx公司推出的一套全面的软件开发平台，它结合...
VIVADO中UART IP核使用
最新发布
05-21
VIVADO中UART IP核 使用的是AXI-lite通信协议，...该工程中使用了UART IP核，并且写了AXI-Lite mater部分代码实现UART IP核通信，在tb文件中写了UART rtl代码，可实现IP核与代码直接的发送接收。代码可直接进行仿真。
Xilinx_ZYNQ7020_自定义IP开发文档.docx
02-28
本文档详细描述了基于Xilinx Zynq 7020 SOC的自定义IP的实现，并带领大家一步步完成自定义用户逻辑IP与Zynq ARM通过AXI-Lite通讯的实验。教程非常详细包括FPGA部分和SDK软件部分的开发，以及自定义驱动文件的创建和...
ZYNQ学习之旅--自定义AXI总线的IP核
qq_36662353的博客
06-30 1579
这里写目录标题简介BD设计软件设计 简介 在 zynq 系统的设计中，我们将许多实现特定功能的硬件设计模块封装起来，称之为 IP 核。这种方式极大的提高了设计效率，降低了设计门槛，让设计人员不需要在每次需要某个功能时多次重复相同的工作，或者需要某个功能时去自行研究实现方法，只需要添加实现该功能的 IP 核即可。在添加 IP 核的列表即可看出 xilinx 官方提供了非常丰富的 IP 资源供我们使用。但在实际设计中总会遇到一些特殊的需求，这种时候就需要我们自行设计并封装 IP 核，将它运用到各个系统中。在本次
ZYNQ 、AXI协议、PS与PL内部通信
liuzq的专栏
01-15 8165
ZYNQ 、AXI协议、PS与PL内部通信  三种AXI总线分别为： AXI4：（For high-performance memory-mapped requirements.）主要面向高性能地址映射通信的需求，是面向地址映射的接口，允许最大256轮的数据突发传输； AXI4-Lite：（For simple, low-throughput memory-mapped comm
Zedboard自定义AXI总线IP详解（多图）
edo_full的专栏
12-17 4863
Zedboard上Axi总线的IP核挂载实验（个人观点，多谢指正）
ZYNQ笔记（7）：AXI从口自定义IP封装
djue7752的博客
08-07 1672
　　使用 AXI_Lite 从口实现寄存器列表的读写，并且自己封装为一个自定义 IP，以便以后使用。本次记录的是 M_AXI_GP0 接口，此接口是 ARM 作为主机，FPGA 作为从机，配置 FPGA 的寄存器或者 RAM。 一、ZYNQ AXI 总线拓扑结构图 　　黄色部分即为 FPGA 部分。 二、新建 AXI_Lite 寄存器列表 1..点击主页上方菜单 ...
将自己做的FPGA工程封装成一个IP核
Joyce
06-30 9684
利用Vivado的自带工具打包IP核
axi stream 自定义ip
08-15
Axi Stream 自定义IP 是指根据用户的需求和设计规范自定义开发的IP核。Axi Stream 是一种高性能、高带宽的串行数据传输协议，可以在FPGA和其他处理器之间提供快速的数据传输通道。Axi Stream 自定义IP核通过使用Axi Stream 协议，可以实现高效的数据传输，以满足特定的应用需求。 对于 Axi Stream 自定义IP核的开发过程，首先需要明确所需的功能和性能需求。然后，根据需求进行设计，包括确定数据接口、数据宽度和控制信号等。接下来，根据设计规范编写自定义IP核的代码，实现所需功能。在完成代码编写后，需要进行仿真验证和调试，确保IP核的功能和性能满足预期。最后，将自定义IP核整合到目标设计中，并进行综合和实现。 在使用 Axi Stream 自定义IP核时，需要在设计中实例化IP核，并根据具体需求进行配置。可以根据需要设置数据宽度、缓冲区大小和控制信号等。通过使用 Axi Stream 协议，可以实现大规模数据的高速传输，并同时保持数据的顺序性和可靠性。 总之，Axi Stream 自定义IP核是根据特定需求和设计规范开发的高性能数据传输模块。它通过使用 Axi Stream 协议，实现了高效、可靠的数据传输，能够满足各种应用需求。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 7
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值