时序分析基本概念（一）——建立时间

1. 概念的理解

以上升沿锁存为例，建立时间（Tsu）是指在时钟翻转之前输入的数据D必须保持稳定的时间。如下图所示，一个数据要在上升沿被锁存，那么这个数据就要在时钟上升沿的建立时间内保持稳定。

建立时间是对触发器而言，以能够稳定准确的锁存或者触发为目的，对其输入数据信号保持稳定的时间要求。

2. 简单的实例

以两个级联寄存器为例。

时钟通过CLK PIN管脚输入，到达第一个寄存器的时钟端口经历的时延为Tclk1，到达第二个寄存器的线上时延为Tclk2。
第一个寄存器从时钟进入时钟端口驱动寄存器到寄存器输出数据的延时为Tco，Tco为寄存器内部的时延。
数据从第一个寄存器Q端口输出，经历Tdata延时到达第二个寄存器的数据输入端。Tdata可能包含路径上的延时以及引入的组合逻辑电路导致的延时。
时序图如下图所示：

图中，紫色区域为Tsu需要的时间，蓝色的区域为富余的建立时间（Tsu slack）。
如果由于Tdata时间较长，使得Tsu slack为0，但Reg2的D输入口数据仍然比下个时钟上升沿提前Tsu时间到达，则Reg2 寄存器仍然能稳定的采集到输入数据“1”，如下图所示。

如果由于组合逻辑过于复杂使得Tdata时间过长，使得Tsu slack为负值，Reg2的D输入口数据比下个时钟上升沿提前到达的时间不足Tsu时长，则Reg2 寄存器不能稳定的采集到输入数据“1”，而是个亚稳态，如下图所示。

3. 时序计算公式

由以下时序图，我们可以得到建立时间的计算公式：

Tsu_slack = Tcycle + Tclk2 - Tsu - (Tclk1 + Tco + Tdata)；
其中Tcycle为CLK一个时钟周期的时间。
例：如果已知Tcycle为10ns（即工作时钟100MHz）、Tclk1为3ns、Tclk2为2ns、Tdata为3ns、Tsu为0.5ns、Tco为1ns，则求Tcu_slack为多少？并计算该电路最高能工作的时钟频率是多少？
答：通过套用上面的公式可得
Tsu_slack = 10 + 2 - 0.5 - (3 + 1 + 3) = 4.5 ns
如果想计算该电路最高能工作的时钟频率，则可以将Tsu_slack设为0，反求下Tcycle:
Tcycle = 0 - 2 + 0.5 + (3 + 1 + 3) = 5.5 ns (即181.8 MHz)

4. 后续

后面我们还会通过vivado工程实例来介绍如何查看建立时间的时序报告，感兴趣的伙伴请关注我们公众号 “FpgaHome” 吧。