FPGA中latch

latch简介

Latch 即锁存器，是一种存在异步电路系统中，对输入信号电平敏感的单元，用来存储信息。
锁存器在数据未锁存时，输出端的信号随输入信号变化，就像信号通过一个缓存器，一旦锁存信号有效，则数据被锁存，输入信号不起作用。
latch可以在没有时钟的情况下进行数据的存储。在异步电路中可以替代寄存器进行数据的存储。

异步电路与同步电路

异步电路：主要是组合逻辑电路，用于产生FIFO或RAM的读写控制信号脉冲，但也同时存在于时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。

同步电路：是由时序电路（寄存器和各种触发器）和组合逻辑电路构成的电路，其所有操作都是严格在时钟控制下完成的，共享同一个时钟CLK。状态变化都是在时钟上升或者下降沿完成的。

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7. 增加了 焦点写作模式、预览模式、简洁写作模式、左右区域同步滚轮设置 等功能，功能按钮位于编辑区域与预览区域中间；
8. 增加了 检查列表 功能。

latch的危害

1. 对毛刺敏感；
毛刺：数字电路存在不稳定的原因，归根到底是“信号的传输速率是非理想的”这个原因造成的：因为温度、工艺、路径、逻辑门的各种影响，传输速率不是理想的，所以就会造成某些信号在我们想让他为高的时候它还是低，或者反之，进而就会影响数字电路的输出结果。我们把出现了信号到达端口的时间不一样这种状况成为“竞争”，把它产生的输出错误的现象叫做“冒险”。竞争可能引起冒险！错误造成的输出信号，一般在电气特性上表现为高频率的尖脉冲信号，所以我们把它叫做毛刺。https://blog.csdn.net/weixin_43824941/article/details/108439816
2. 不能异步复位；
3. 占用更多的资源；
4. 额外的延时；
5. 复杂的静态时序分析。

几种产生latch的情况

组合逻辑中 if-else 条件分支语句缺少else。
case 中条件分支未完全列举且还少了default。
组合逻辑中输出变量赋值给了自己。。。

直接输入1次#，并按下space后，将生成1级标题。
输入2次#，并按下space后，将生成2级标题。
以此类推，我们支持6级标题。有助于使用TOC语法后生成一个完美的目录。

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1. mermaid语法说明 ↩︎