74LS151 8选1数据选择器实现4位奇偶判断电路-QuartusII 软件仿真

最新推荐文章于 2023-05-27 21:04:26 发布
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分类专栏： 数字电路/模拟电路Multisim/QuartusII仿真
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74LS151 8选1数据选择器实现4位奇偶判断电路-QuartusII 软件仿真

一、74LS151 8选1数据选择器介绍

该实验用到的芯片74LS151 是8选l数据选择器，有3个地址输入端C、B、A(A为低位)，用于选择D0～D7共8个数据中的其中1个，1个选通输入端GN，以及2个互补输出端Y和WN。通过地址端来控制某一个数据端子的数据有效输出。

二、真值表和逻辑表达式构建

逻辑定义：定义四输入端分别为D、C、B、A，输出端为Y。其中D、C、B、A代表输入的0或者1，输出端Y可接LED指示灯，LED指示灯点亮（Y输出逻辑1）代表出现偶数个1；LED指示灯熄灭（Y输出逻辑0）代表出现奇数个1。

以下是真值表和逻辑表达式：
在这里插入图片描述


三、设计原理图和波形仿真

在这里插入图片描述
在这里插入图片描述

仿真结果表：
在这里插入图片描述

四、总结用数据选择器设计组合逻辑电路的方法

使用数据选择器设计电路有以下流程：

  1. 分析题意，将要求转化为逻辑实现功能，同时进行逻辑定义

  2. 根据功能实现列出真值表，根据真值表列写逻辑表达式

  3. 根据表达式变量选择合适的数据选择器，确定使用数据选择器的数量、型号等

  4. 选好地址端和数据输入端，结合简单逻辑门器件完成电路设计

  5. 使用Quartus进行初步的逻辑波形仿真，检验仿真效果和功能

  6. 对电路进一步优化，包括方案思路、电路元器件选择、排线走线等等

  7. 对电路方案进行评价

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sudo 007
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专栏目录
4选1数据选择器扩展为8选一数据选择器
01-14
基于Multisim14制作的4选1数据选择器扩展为8选一数据选择器仿真图
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11-04
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利用quartus18.0软件编译仿真的四选一数据选择器，含测试文件，供学习电子设计自动化（eda）的新人参考
采用2个4选1数据选择器（74LS153）构成1个8选1数据选择器，要求自己设计电路，画出逻辑电路接线图，连接调试，并测试真值表，验证设计电路是否符合要求
11-07
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计组课设实验（1）数据选择器的quartusII工程
04-09
具体描述见：https://blog.csdn.net/weixin_46841376/article/details/115368646
8选一数据选择器74HC151
07-14
对芯片的管脚 原理以及应用有着详细的论述
74151/74LS151 8选1数据选择器
qq_42578970的博客
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SN74L151 八选一数据选择器 芯片连线
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简述 前几天需要用数据选择器做个实验，需要二选一，芯片选择SN74L151，管脚图如下： 其中~为选择信号输入端，Z为输出端，~为数字信号输入端。 遇到的问题 按照以往的经验连好线后，发现无法实现信号选择的功能，输出端始终为高电平。 解决方法 该芯片为TTL类型，管脚不可悬空。 在实验中除了两个有信号的输入端，其他输入端都悬空未接地，将其他输入端接地后成功实现数据选择功能。 ...
八选一数据选择器
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文件名必须与VHDL文件中的设计实体名保持一致。 总结：这次课程设计虽然在功能上完全实现了课题的要求,即实现了八选一数据选择器的全部要求,但是相应的不足之处还应该考虑到。怎样更好地布局以及连线,使整个电路图不至于杂乱无章等等问题,虽然是细节问题,但往往可以决定成败,这些问题都应该引以为戒并作为以后设计相关电路时的参考。
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8线-3线编码器 优先编码器+八选一数据选择器 FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module yxbm_83(y,eo,gs,i,ei); input [7:0] i; //8位输入i input ei; //使能输入端ei output eo,gs; //使能输出端eo，优先标志端gs output[2:0] y; //3位输出y reg[2:0] y; //3位输出寄存器y reg eo,gs; //使能输出寄存器， always@(i,ei) //电平触发方式，当i跟ei有改变的时候，执行以下操作 begin if(ei==1'b1) //当ei为1的时候 begin y<=3'b111; gs<=1'b1; eo<=1'b1; end else begin if(i[7]==1'b0) //当i的第8为0时候 begin y<=3'b000; gs<=1'b0; eo<=1'b1; end else if(i[6]==1'b0) //当i的第七位为0时候 begin y<=3'b001; gs<=1'b0; eo<=1'b1; end else if(i[5]==1'b0) //当i的第6位为0时候 begin y<=3'b010; gs<=1'b0; eo<=1'b1; end else if(i[4]==1'b0) //当i的第5位为0时候 begin y<=3'b011; gs<=1'b0; eo<=1'b1; end else if(i[3]==1'b0) //当i的第4位为0时候 begin y<=3'b100; gs<=1'b0; eo<=1'b1; end else if(i[2]==1'b0) //当i的第3位为0时候 begin y<=3'b101; gs<=1'b0; eo<=1'b1; end else if(i[1]==1'b0) //当i的第2位为0时候 begin y<=3'b110; gs<=1'b0; eo<=1'b1; end
双4选1数据选择器74LS153实验电路multisim源文件
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双4选1数据选择器74LS153实验电路multisim源文件，multisim10及以上版本可以正常打开仿真，是教材上的电路，可以直接仿真，方便大家学习。
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在Quartus II软件制作，使用Quartus II的电路仿真功能，制作的8-3线译码器电路设计。Quartus II仿真可以使用波形仿真功能，便于学习理解。 笔者也是初学者，先熟悉电路仿真部分，作此文章记录Quartus II实验，留待...
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quartus ii 13.0 based,74181 vhdl code implementation
数电实验Multisim仿真
最新发布
m0_70256347的博客
05-27 235
涉及到的芯片有74LS00\74LS125\74LS20\74LS148\74LS139\74LS138\74LS151\74LS153\74LS161\DAC0832。其中前三个实验环境为Multisim，最后一个因为Multisim没有DAC芯片，就用了Protens。0基础小白做的数电实验仿真作业，并不规范仅供参考。实验一 集成逻辑门电路及其应用。实验三 编码器、译码器及其应用。实验十五 数模（D/A）转换器。实验四 数据选择器及其应用。
EGO1—实现8选1的数据选择器74HC151
unique_ZRF的博客
09-15 6063
FPGA、74HC151数据选择器
华为鸿蒙系统馀承东发布会,74ls151中文资料汇总（74ls151引脚图及功能_工作原理及应用电路）...
weixin_36408592的博客
06-02 5729
描述8选1数据选择器74LS15174LS151为互补输出的8选1数据选择器，引脚排列如图所示，功能见表。选择控制端(地址端)为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。(1)使能端G＝1时，不论C～A状态如何，均无输出(Y＝0，W＝1)，多路开关被禁止。(2)使能端G＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7...
组合逻辑电路二——数字逻辑实验
qq_58773908的博客
01-11 3764
（1）掌握数据选择器和译码器的功能。 （2）用数据选择器实验逻辑函数。 （3）用译码器实现逻辑函数。
实验7.5 数据选择器及应用
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一、实验预习要求 1、复习数据选择器的工作原理。 2、用数据选择器对实验内容中的各逻辑函数式进行预设计。 二、实验目的 1、掌握中规模集成数据选择器的逻辑功能及使用方法。 2、学会用中规模集成数据选择器构成组合逻辑电路的方法。 三、实验原理 在多路数据传输过程中，能实现从多路信号中有选择地传送某一路到唯一公用数据输出端的电路称为数据选择器，其选择功能由地址码（选择控制）的输入端编码决定。数据选择器的功能类似于一个单刀多掷开关，所以又称为“多路开关”。 1、双4选1数据选择器74LS153 所谓双4选1数据选
quartusii2-4译码器
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Quartus II是一款由英特尔公司开发的可编程逻辑器件设计软件，用于设计数字电路和系统。而2-4译码器是一种组合逻辑电路，它将2个输入位转换为4个输出位，其中只有一个输出位为高电平，其他输出位均为低电平。 在Quartus II中，设计2-4译码器的步骤如下： 1. 打开Quartus II软件，创建一个新的工程。 2. 在工程中添加一个新的文件，选择VHDL文件类型。 3. 在VHDL文件中编写2-4译码器的逻辑设计代码，如下所示： ``` entity decoder is port ( input_a : in std_logic; input_b : in std_logic; output_0 : out std_logic; output_1 : out std_logic; output_2 : out std_logic; output_3 : out std_logic ); end entity decoder; architecture Behavioral of decoder is begin output_0 <= not input_a and not input_b; output_1 <= not input_a and input_b; output_2 <= input_a and not input_b; output_3 <= input_a and input_b; end architecture Behavioral; ``` 4. 在Quartus II中进行综合、布局和布线，生成可编程逻辑器件的配置文件。 5. 将配置文件烧录到目标可编程逻辑器件中，实现2-4译码器的功能。 需要注意的是，在实际设计中，需要根据具体的器件类型和设计要求进行适当的修改和优化。

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