zyqn7000开发板学习笔记（二）

zyqn7000开发板学习笔记（二）

PL例程2——PLL实验

PLL(phase-locked loop)，即锁相环。其功能是将FPGA系统的时钟分为不同的频率（分频或倍频），满足设计要求。zyqn7000开发板中fpga部分与xilinx7系列相同，使用专用的全局和区域IO和时钟资源来管理设计中各种时钟需求，即CMT(clock management tiles)，其功能包括时钟合成，倾斜校正，过滤抖动。

每个CMT包含一个MMCM（mixed-mode clock manager）和一个PLL。MMCM包含动态可变相拍的时钟管理功能。PLL更多用于相位固定的时钟信号。

xilinx提供时钟资源的文档。

1. 创建工程
   新建工程，从ip catalog中选择clocking wizard，在输出时钟配置界面选择需要的输出时钟频率，打开ip sources中的文件，将IP实例化模板拷贝到源程序中。这里有个关键点，PLL复位是高电平有效，高电平时在复位状态下，PLL不会工作，rst_n如果绑定在按键上，按键按下时才是低电平，因此需要反向连接到PLL的复位信号。

这里例化的目的如上。之后添加管脚约束xdc文件，生成bit文件。
2. 仿真
仿真最难的我认为是要写仿真激励文件，这个还需要好好学习。
3.板上验证