【FPGA】clocking wizard配置（PLL/MMC内核配置）

最新推荐文章于 2024-08-05 15:40:58 发布
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分类专栏： FPGA
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本文介绍了如何配置Vivado中的PLL/MMC时钟内核，包括Frequency synthesis、Spread Spectrum、Phase alignment等选项的功能解释。讲解了DCM、PLL、MMCM的区别以及在抖动优化选项中的平衡、最小化输出抖动和最大化输入抖动过滤的选择。还提到了输入时钟信息、输出时钟设置和反馈源选项，强调了理解时钟内核参数的重要性。
摘要由CSDN通过智能技术生成

 明天准备更vivado的iserdes内核，ISE可能不怎么更了，由于毕设要开始搞了，准备直接转vivado，其实都差不多。今天先把ISE的始终管理内核说一下吧。

    

第一页，clocking features选项框中的

1.Frequency synthesis选项是允许输出与输入时钟不同频率的时钟。

2.Spread Spectrum选项是提供调制时钟输出，用来降低电子设备产生的电磁干扰的频谱密度。（没用过这个选项，不是很清楚这个东西）（直接序列展频技术 (Direct Sequence Spread Spectrum； DSSS)是将原来的讯号「1」或「0」，利用10个以上的chips来代表「1」或「0」位，使得原来较高

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