UVM学习笔记记录Day3

1、关于function new里的string name、uvm_component parent?

(截至目前的答案)是new函数里的默认参数,不一定要赋值,直接像下面这么写就可以:

function new(string name, uvm_component parent);
  super.new(name, parent);
endfunction

2、build_phase和main_phase是什么?

uvm验证总结(三)------phase机制 - 知乎 (zhihu.com)

(参考以上内容,只记录我想要的部分)

UVM中的phase总体可以分为function phase和task phase两大类,其中function phase 不消耗仿真时间,task phase 需要消耗仿真时间。

 这里面除了run_phase是task_phase之外,其余全都是function_phase。因此,得出以下结论:

(1)build_phase是function_phase,main_phase是task_phase。

(2)在build_phase中可以定义一些组件例化和配置的任务,main_phase中通常要执行激励、采样等任务。

这其中的执行顺序如上所示,因此得出结论:

(3)build_phase在mian_phase之前执行。

对于同一个component的phase执行顺序如上所示,对于不同component的phase执行顺序如下所示。

 3、UVM中什么时候用virtual?

(12条消息) uvm中virtual如何使用_zsmcdut的博客-CSDN博客_uvm virtual function(参考来源)

(1)virtual interface:在不同组件中例化的接口是独立的,改变的仅仅是当前接口的值。

(2)virtual class      :必须使用 extends class来进行实体化才可以使用,OOP规定,只要class中存在一个没有实现的pure function,就不允许例化这个class

(3)virtual function/task:避免在uvm中出错的最好方式是,如果该class不会被继承,则所有的function/task都不需要加virtual。如果该class会被继承,则用户定义的function/task(除new()、randomized()、pre_randomize()、pose_randomize()以外),都应该加上virtual。

4、uvm_top、uvm_test_top的区别是什么?

1-uvm_root, uvm_top, uvm_test_top - _见贤_思齐 - 博客园 (cnblogs.com)(参考来源)

 (1) uvm_top:UVM中真正的树根,任何组件实例都在它之下(如果组件的parent为null,那么该组件为uvm_top的子组件)。uvm_top是一个全局变量,是uvm_root的一个实例,也是uvm_root唯一的实例。uvm_top的名字是_top_,但是在显示路径时,并不会显示这个名字,而只显示从uvm_test_top开始的路径

(2)uvm_test_top:通过run_test语句创建的实例的名字为uvm_test_top,无论传递给run_test的参数是什么,创建的实例的名字都为uvm_test_top。

uvm_test_top的parent是uvm_top,而uvm_top的parent是null。UVM中,支持uvm_top下有多个叶子节点,但是,多个叶子节点不能都叫uvm_test_top。

5、带参数的宏在使用时,分号是多余的。比如:

if(flag)
  `uvm_info("my_driver", "driver is called!", UVM_LOW);
else
  `uvm_info("my_driver", "driver is not called!", UVM_LOW);
//编译会报错

在uvm_info后加上一个分号,分号即一个空语句,编译时在关键字if后看到的是两条语句,如果没有begin...end包围,那么就存在语法错误。

//一种方法是去掉分号
if(flag)
  `uvm_info("my_driver", "driver is called!", UVM_LOW)
else
  `uvm_info("my_driver", "driver is not called!", UVM_LOW)

//如果非要加上分号,则需要加上begin...end
if(flag)
begin
  `uvm_info("my_driver", "driver is called!", UVM_LOW);
end
else
begin
  `uvm_info("my_driver", "driver is not called!", UVM_LOW);
end

6、uvm_object_utils扩展而来的类里,function new中只有string name

function new(string name = "my_transaction");
  super.new(name);
endfunction

7、在UVM种,同城使用TLM(Transaction Level Modeling)实现component之间的transaction之间的通信。

数据发送的方式有很多种,其中一种是uvm_analysis_port;

数据接收的方式也有很多种,其中一种是uvm_blocking_get_port。

在定义了端口之后,还没有实现通信,需要在env中使用fifo将两个端口联系在一起。

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请逐行注释下面的代码:class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(`gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass
05-24
这是一个 SystemVerilog 类定义,定义了一个名为 riscv_instr_base_test 的类,继承自 uvm_test。下面是代码解释: ``` class riscv_instr_base_test extends uvm_test; ``` 定义一个名为 riscv_instr_base_test 的类,继承自 uvm_test。 ``` riscv_instr_gen_config cfg; ``` 定义一个名为 cfg 的 riscv_instr_gen_config 类型变量。 ``` string test_opts; ``` 定义一个名为 test_opts 的字符串类型变量。 ``` string asm_file_name = "riscv_asm_test"; ``` 定义一个名为 asm_file_name 的字符串类型变量,并将其初始化为 "riscv_asm_test"。 ``` riscv_asm_program_gen asm_gen; ``` 定义一个名为 asm_gen 的 riscv_asm_program_gen 类型变量。 ``` string instr_seq; ``` 定义一个名为 instr_seq 的字符串类型变量。 ``` int start_idx; ``` 定义一个名为 start_idx 的整型变量。 ``` uvm_coreservice_t coreservice; ``` 定义一个名为 coreservice 的 uvm_coreservice_t 类型变量。 ``` uvm_factory factory; ``` 定义一个名为 factory 的 uvm_factory 类型变量。 ``` uvm_component_utils(riscv_instr_base_test) ``` 宏定义,用于简化组件注册过程。 ``` function new(string name="", uvm_component parent=null); ``` 定义一个构造函数 new。 ``` super.new(name, parent); ``` 调用父类 uvm_test 的构造函数。 ``` void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); ``` 从命令行参数中获取 asm_file_name 和 start_idx 的值。 ``` endfunction ``` 构造函数结束。 ``` virtual function void build_phase(uvm_phase phase); ``` 定义一个虚函数 build_phase,用于实现组件的构建过程。 ``` super.build_phase(phase); ``` 调用父类 uvm_test 的 build_phase 函数。 ``` coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); ``` 获取 uvm_coreservice_t 和 uvm_factory 实例。 ``` uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); ``` 创建 riscv_instr_gen_config 的实例 cfg。 ``` uvm_info(gfn, "Create configuration instance...done", UVM_LOW) ``` 输出一条消息,表示创建配置实例完成。 ``` uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); ``` 将 cfg 对象存储到配置数据库中。 ``` if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; ``` 如果配置文件中指定了 asm_test_suffix,则将其添加到 asm_file_name 的末尾。 ``` if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end ``` 如果命令行参数中指定了 instr_seq,则使用该指令序列进行测试。 ``` if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end ``` 如果支持调试模式,则为 riscv_asm_program_gen 组件设置调试 ROM。 ``` endfunction ``` build_phase 函数结束。 ``` function void report_phase(uvm_phase phase); ``` 定义一个 report_phase 函数,用于在测试结束时输出测试结果。 ``` uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); ``` 获取 uvm_report_server 实例。 ``` error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); ``` 获取测试过程中出现的警告、错误和致命错误的数量。 ``` if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end ``` 根据错误数量输出测试结果。 ``` uvm_info("", "TEST GENERATION DONE", UVM_NONE); ``` 输出一条消息,表示测试生成完成。 ``` super.report_phase(phase); ``` 调用父类 uvm_test 的 report_phase 函数。 ``` endfunction ``` report_phase 函数结束。 ``` virtual function void apply_directed_instr(); ``` 定义一个虚函数 apply_directed_instr,用于实现针对指定指令的测试。 ``` endfunction ``` apply_directed_instr 函数结束。 ``` task run_phase(uvm_phase phase); ``` 定义一个任务 run_phase,用于执行测试过程。 ``` int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end ``` 根据配置文件中指定的测试数量循环执行测试: - 调用 randomize_cfg 函数,随机生成测试配置。 - 调用 create_instr_list 函数,生成指令序列。 - 调用 create_csr_filter 函数,生成 CSR 过滤器。 - 创建 riscv_asm_program_gen 组件实例 asm_gen。 - 将 cfg 对象赋值给 asm_gen 的 cfg 变量。 - 调用 get_directed_instr_stream 函数,获取指定指令流。 - 为测试生成一个文件名,格式为 asm_file_name_测试编号.S。 - 调用 apply_directed_instr 函数,应用指定指令。 - 输出一条消息,表示所有指定指令已经被应用。 - 调用 gen_program 函数,生成汇编代码。 - 调用 gen_test_file 函数,生成测试文件。 ``` endtask ``` run_phase 任务结束。 ``` virtual function void randomize_cfg(); ``` 定义一个虚函数 randomize_cfg,用于随机生成测试配置。 ``` DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(`gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) ``` 调用 DV_CHECK_RANDOMIZE_FATAL 宏检查随机化过程是否成功,并输出配置信息。 ``` endfunction ``` randomize_cfg 函数结束。 ``` endclass ``` riscv_instr_base_test 类定义结束。

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