FPGA _Verilog HDL_8位加法器设计实验

一、题目

实现一个8位的加法器，并完成其仿真波形图（贴图）。

二、源代码

说明：本实验实现了八位加法器，可以实现八位的两数相加，获得八位结果以及进位。
全加器模块：

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// File name:           add_full.v
// Last modified Date:  2020年5月21日10点20分
// Last Version:        V1.1
// Descriptions:        全加器模块
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module add_full(A, B, C, Carry, S);
	input A, B, C;
	output Carry, S;
	assign S = A^B^C;
	assign Carry = (A&B)|(B&C)|(A&C);
endmodule

顶层模块：

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// File name:           Eighth_add
// Last modified Date:  2020年5月21日10点55分
// Last Version:        V1.1
// Descriptions:        8位加法器设计实验
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module Eighth_add(A,B,C,S);
	input [7:0] A,B;
	output [7:0] S;
	output [8:0] C;
	assign C[0]=0;
	add_full  u1(A[0],B[0],C[0],C[1],S[0]),
	u2(A[1],B[1],C[1],C[2],S[1]),
	u3(A[2],B[2],C[2],C[3],S[2]),
	u4(A[3],B[3],C[3],C[4],S[3]),
	u5(A[4],B[4],C[4],C[5],S[4]),
	u6(A[5],B[5],C[5],C[6],S[5]),
	u7(A[6],B[6],C[6],C[7],S[6]),
	u8(A[7],B[7],C[7],C[8],S[7]);
endmodule

三、仿真波形图