基于FPGA的3位减法器和8位全加器Verilog代码Quartus仿真

名称：基于FPGA的3位减法器和8位全加器Verilog代码Quartus仿真（文末获取）

软件：Quartus

语言：Verilog

代码功能：

试用 Verilog HDL描述一个带进位输入、输出的8位全加器。端口:A、B为加数,ClN为进位输入,S为和,COUT为进位输出。

(1)将RIL代码复制黏贴到下面;

(2)将 test bench仿真测试代码复制黏贴在下方;

(3)截图波形,波形能够清晰反映所有变量的变化情况;

(4)截图RL视图;

编写两个三位二进制数相减的 verilog程序并测试仿真。

(1)将RTL代码复制黏贴到下面;

(2)将 testbench仿真测试代码复制黏贴在下方;

(3)截图波形,波形能够清晰反映所有变量的变化情况;

(4)截图RTL视图;

1. RTL代码

2. Testebnch代码

3. 波形截图

为便于观察，可以将二进制设置为十进制方式显示如下图所示：

4. RTL视图

1. RTL代码

2. Testebnch代码

3. 波形截图

为便于观察，可以将8位二进制设置为十进制方式显示如下图所示：

4. RTL视图

部分代码展示:

//8位全加器
module adder(
input [7:0] A,//加数A
input [7:0] B,//加数B
input CIN,//进位输入
output [7:0] S,//和
output COUT //进位输出
);
//将加数扩展一位
wire [8:0] ex_A;
wire [8:0] ex_B;
assign ex_A={1'b0,A};//将加数A扩展为9位
assign ex_B={1'b0,B};//将加数B扩展为9位
wire [8:0] SUM;//定义9位的累加和
assign SUM=ex_A + ex_B + CIN;//将位宽扩展后的AB相加
endmodule

源代码

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