串并转换（Verilog）

最新推荐文章于 2023-12-11 16:24:10 发布

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分类专栏： FPGA笔试题文章标签： fpga

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该代码段展示了如何使用Verilog语言实现两种方式将一位输入数据转化为8位并行输出。第一种是通过移位寄存器，当使能信号有效时，数据左移并将新输入数据放入最低位；第二种是计数器方式，每次时钟上升沿，数据逐位加载到输出，同时计数器递增。这两种方法都可用于串行到并行转换。

摘要由CSDN通过智能技术生成

RTL代码：

module serial_parallel(
    input           clk,
    input           rst_n,
	 input           en,
    input           data_in,   //一位输入
    output reg[7:0] data_out	//8位并行输出
    );

	 //移位寄存器方式
	always @(posedge clk or negedge rst_n) begin
		if (!rst_n)
			data_out <= 8'b0;
		else if (en == 1'b1)
			data_out <= {data_out[6:0], data_in};	//低位先赋值
		else
			data_out <= data_out;
	end
	
	//计数器方式
//	reg [2:0]cnt;
//	
//	always @(posedge clk or negedge rst_n)begin
//		if(!rst_n)begin
//			data_out <= 8'b0;
//			cnt <= 3'd0;
//		end
//		else begin
//			data_out[7 - cnt] <= data_in;	
//			cnt <= cnt + 1'b1;
//		end
//	end


endmodule