FMCW 雷达芯片关键技术学习

最新推荐文章于 2024-11-12 21:59:57 发布

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文章标签：信号处理算法信息与通信人工智能机器学习嵌入式硬件

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CLOCK GENERATION

借助外部晶体产生的 50 MHz 时钟，时钟生成模块为 RF 子系统生成 76 至 81 GHz 时钟信号。时钟生成模块包含内置振荡器电路、参考 PLL、FMCW PLL 和 X4 乘法器。内置振荡器电路与外部晶体一起为参考 PLL 生成 50 MHz 时钟。参考 PLL 为 FMCW PLL 和 400 MHz/800 MHz ADC 生成 400 MHz/450 MHz 时钟、为 CPU 生成 300 MHz 时钟、为辅助 ADC (Aux ADC) 生成 5 MHz 时钟（用于安全监控）以及为温度传感器 (TS) 生成 5 MHz 时钟。FMCW PLL 与 X4 乘法器一起为无线电子系统生成高精度的 FMCW 或固定频率时钟信号。时钟生成模块还包含一个内置电路，用于检测晶体的存在和生成信号的质量。

图 2.1 显示了时钟生成模块的架构。

FMCW WAVEFORM SYNTHESIS

overview

FMCW 波形发生器基于小数 N 锁相环 (PLL)，采用频率合成器-N 结构和 delta-sigma 调制器。通常的做法是频率合成器-N 采用模拟电路实现，而 delta-sigma 调制器采用数字电路实现。delta-sigma 调制器的输出包含有关 FMCW 波形的频率扫描带宽和持续时间的必要信息。然后，输出被传递到频率合成器-N。经过频率合成器-N 合成后，生成 FMCW 波形，如图 3.1 所示。频率合成器-N 通常由鉴频鉴相器 (PFD)、电荷泵 (CP)、环路滤波器 (LPF)、压控振荡器 (VCO) 和多模分频器 (MMD) 组成。

Feature

Calterah Alps 雷达芯片中的 FMCW 波形发生器嵌入了以下功能，以实现更好的雷达测距和抗干扰。所有这些功能都可以单独编程和启用。

• 虚拟阵列模式 (VAM)

VAM 根据用户的配置控制每个 TX 通道的开/关状态和相位状态。

• 跳频模式 (FH)

FH 使用户能够在同一帧中为两个相邻的啁啾获得不同的载波频率和带宽。

• 相位扰频模式 (PS)

PS 提供了在每次旋转时将 TX 中的相位旋转 180 度的能力。

• 啁啾移位模式 (CS)

CS 将啁啾内的上坡和下坡都移位特定时间，而一个啁啾的总持续时间保持不变。

• 带啁啾延迟的抗速度模糊 (Anti-VELAMB CD)

Anti-VELAMB CD 将某些啁啾的持续时间延长特定时间，用于解决速度模糊问题。

• 自动增益控制 (AGC)

AGC 在每个帧的开头添加 3 个啁啾，同时将无线电部分 RXBB 的增益控制从无线电寄存器移交给 CPU。

• 帧交织

FMCW 波形发生器支持不同的帧类型。交织不同类型的帧可以同时实现不同的应用

Functional Description

irtual Array Mode (VAM)

VAM supports time division modulation (TDM) and binary phase modulation (BPM).

TDM 是通过每隔固定时间自动打开或关闭 TX 通道来实现的。每个 TX 都可以单独自动控制，如图 4.3 所示，其中 1 代表开启，0 代表关闭。

BPM 是通过将相位旋转𝑝𝑖相位来实现的，如图 4.4 所示，其中 1 代表不进行相位旋转，-1 代表旋转𝑝𝑖相位。

Frequency Hopping Mode (FH)

在 FH 中，两个相邻的 chirp 会从一种 chirp 类型平滑地切换到另一种 chirp 类型，或者保持相同的 chirp 类型。

chirp 类型由 32 位 XOR 链的输出控制。如果输出为 0，则 chirp 类型为 0 型。如果输出为 1，则 chirp 类型为 1 型，如图 4.5 所示。

低侧起始频率 (𝑓𝐿)、高侧终止频率 (𝑓𝐻)、上升时间 (𝑇𝑢) 和啁啾时间 (𝑇𝑐) 是完全可编程的，但为了更好地使用，这些参数应满足以下所有要求：

1. 𝑓𝐻1 − 𝑓𝐿1 = 𝑓𝐻2 − 𝑓𝐿2

2. 𝑇𝑐 is constant within the same frame.

3. 𝑇𝑢 is constant within the same frame.

Phase Scramble Mode (PS)

VAM 不仅控制每个 TX 通道的状态，还控制每个通道的相位旋转器，而 PS 仅控制相位旋转器，所有相位旋转器的状态都基于一个 XOR 链。XOR 链的结构与跳频模式完全相同.

Chirp Shifting Mode (CS)

另一个 32 位 XOR 链控制是否在线性调频脉冲内移动上升斜坡和下降斜坡。XOR 链的结构也与跳频模式和相位扰动模式相同。

Anti Velocity Ambiguity with Chirp Delay (Anti-VELAMB CD)

当 VAM 和 Anti-VELAMB CD 都启用时，𝑃𝐶𝐷 会随 VAM 的周期一起更新。在这种情况下：

• 一个扩展啁啾总是会跟随一个或多个连续的正常啁啾。

• 𝑃𝐶𝐷 的最大值为 5。

• 扩展啁啾总是在一个周期的开始。

• Anti-VELAMB CD 周期内的前两个啁啾总是具有相同的 TX 控制组，即

VAM 中的组 0，如图 4.27 所示（其中 𝑃 表示 VAM 的周期）。

– 如果 P = 1，则一个 TX 通道的控制组序列如图 4.27 所示。

Anti-VELAMB CD 下，若 VAM 使能，则 TX 状态由 VAM 控制；若 VAM 关闭，则 TX 状态由无线电寄存器控制，如图 4.28 所示。

– 如果 P = 2，则一个 TX 通道的控制组序列如图 4.29 所示

– 如果 P = 3，则一个 TX 通道的控制组序列如图 4.30 所示。

– 如果 P = 4，则一个 TX 和线性调频脉冲的控制序列如图 4.31 所示

Auto Gain Control (AGC)

在 AGC 模式下，内部逻辑会将 RXBB 的增益控制从无线电寄存器切换到 CPU，如图 4.32 所示。

在现场，有许多奇怪的情况，例如大型反射器靠近雷达模块，来自其他设备或其他雷达系统的干扰。一种常见的影响是雷达 RX 通道饱和。如果 RX 通道饱和，雷达系统基本上是“盲区”。因此，基带无法正常工作。特别是，如果饱和是由干扰引起的，任何干扰避免机制都将不起作用。自动增益控制 (AGC) 旨在应对这些类型的情况。

• 基本 AGC

– 支持涵盖 LNA/TIA/VGA1/VGA2 的可编程增益表

– 不同 RX RF 链之间的独立 AGC

• AGC 对齐

• ADC 补偿

• AGC IRQ：AGC IRQ 用于将 ADC 数据的状态通知给错误管理单元 (EMU)。

Basic AGC

通常，当启用 AGC 模式时，将在正常啁啾声之前添加三个额外的啁啾声以实现 AGC 目的。

对于每个 RX RF 链，有三个饱和检测器，用于监控 TIA、VGA1 和 VGA2 的输出。所有检测器都有电平输出。高电平输出表示输出信号超过上限。低电平输出表示输出信号未达到下限。参见图 10.2。在前两个 chirp 期间，基带根据这些饱和检测器的输出调整 RX 增益。在第三个 chirp 期间，基带根据 ADC 输出计算“最佳”RX 增益。参见图 10.1。

如图 10.3 所示，在帧的开始处，RX 链的每个阶段都设置为默认值，称为初始化增益（可编程）。在第一个 chirp 期间，基带对每个 RX 链的所有 3 个检测器进行采样。为了防止故障，只有当高电平的样本总数超过某些阈值 AGC_SAT_THR_TIA、AGC_SAT_THR_VGA1 和 AGC_SAT_THR_VGA2（可编程）时，基带才会声称饱和。在第一个 chirp 结束时，基带为每个 RX 链提供 3 位饱和状态。在此基础上，基带为下一个 chirp 选择增益设置。增益是根据表 10.1 中所示的查找表 (LUT) 选择的。

在第二个啁啾期间，基带再次观察每个 RX 链的三个检测器，以确定第二个啁啾的 RX 增益。这一次，LUT 更大，因为它基于第一个啁啾和第二个啁啾的饱和状态。请参阅表 10.2 中的摘要。

前两个啁啾的目的是定位 RX RF 链，使 RX 不会饱和。因此，第一和第二个啁啾的 LUT 编程应该反映这种意图。例如，如果一个检测器报告饱和，则相应的 RF 块应降低其增益。在第三个啁啾期间，AGC 算法不仅观察饱和检测器，还计算 ADC 输出功率。如果在第三个啁啾期间，RX 链仍然饱和，AGC 算法直接进入最小增益。如果在第三个啁啾期间没有发生饱和，则估计 ADC 功率以使用第三个 LUT 找到“最佳”增益。

如图 10.4 所示，AGC 算法根据 AGC_DAT_MAX_SEL（可编程）估计 ADC 的最大功率并将其转换为 dB。我们使用天线参考输入功率来查找编程表。因此，最终增益表应编程如下：

1. 第一个条目对应于最小输入功率，可通过目标 ADC 级别减去最大 RX 增益获得。

2. 最后一个条目对应于最大输入功率，可通过目标 ADC 级别减去最小 RX 增益获得。

3. 每个条目都是增益设置而不是功率。扫描所有可能的输入功率，每次增加 1 dB。给定输入功率，确定达到目标 ADC 输出水平的总 RX 增益。为了满足总增益预算，在为每个 RF 块分配增益时，建议从 LNA 开始，然后是 TIA、VGA1 和 VGA2，并分配尽可能大的增益。确保每个 RF 块的输出功率不会触发饱和检测器。

AGC Alignment

当基本 AGC 功能工作时，每个 RX RF 链独立控制最终增益设置。通常，不同的 RX 通道可以设置不同的 LNA/TIA/VGA1/VGA2 增益，这可以解决目标的距离和速度信息，但不利于解决角度信息。原因是 RX 通道的增益差异会导致 RX 通道的额外相位差，这对 DoA 估计是有害的。AGC 对齐功能可确保所有 RX RF 链都设置为相同的最终增益设置，这与对齐前所有通道的最大入口索引有关，这意味着所有通道的增益最低。

ADC Compensation

如前所述，AGC 算法将当前 ADC 的最大功率与天线输入功率进行比较，并通过计算达到目标 ADC 输出水平所需的总 RX 增益来确定最终增益设置。通常，输入功率越小，所需的增益越大。但是当输入功率小于最小输入功率时，即使分配了最大增益设置（最终增益表的第一个条目），目标 ADC 输出水平和实际 ADC 输出水平之间仍然存在误差。这种情况可能很少见，但确实存在。为了应对这种情况，提供了 ADC 补偿功能。ADC 补偿算法估计目标 ADC 输出水平和实际 ADC 输出水平之间的误差，并根据 ADC 补偿水平（可编程）将其转换为移位器。当启用 ADC 补偿功能时，ADC 数据将通过左移移位器进行补偿，如图 10.5 所示。需要注意的是，如果误差增益为负，则移位器将为零。

此外，如果同时启用 ADC 对齐功能，则不同 RX 通道的 ADC 数据将通过左移最小的相同移位器进行补偿。

AGC IRQ

AGC IRQ 指示 ADC 数据是否在合理范围内，既不能太大（接近饱和），也不能太小（接近本底噪声）。AGC 状态有 12 个 IRQ，对应 4 个通道，每个通道有 3 个 IRQ。请参阅与 IRQ 相关的 AGC 寄存器。这 12 个 IRQ 将执行或运算，然后变为一个连接到 EMU 的信号。换句话说，只要这 12 个 IRQ 中的一个被引发，或运算后的信号将被引发并发送到 EMU。AGC IRQ 不在 CPU IRQ 列表中，但 CPU 也可以通过读取寄存器 FDB_AGC_IRQ_STATUS 来检查 AGC IRQ 的状态，该寄存器有 12 个位与 12 个 IRQ 对应。