vivado平台通过axi vip仿真axi4 lite接口

基于vivado axi vip仿真
1、基本架构

2、IP设置
AXI4 LITE master配置
axi_bram_ctrl_0配置

此处设置BRAM instance为External,ram端口接出去

blk_mem_gen_0配置

设置Interface Type为Native,为ram读写接口

设置为Read First,Primitives Output Register不使能.ram可以在当前拍读出当前地址数据

该使能配置是否有busy信号输出.

3、testbench编写

设置仿真精度

注意testbench文件为sv文件,

注意import包括axi_vip/axi_vip_0这两个package


注意axi_vip_0_inst.inst.IF的层次,参考仿真vip IF所在层次;由于每次读写数据位宽为32bit,每次读写地址需要为4的倍数.

不用像vcs、verdi联合仿真一样dump波形.

IP文件例化端口参考$vivado_project_name/vivado_project_name.ip_user_files/ip/axi_vip_0

4、问题


遇到以上问题可以在testbench文件中加入以下语句,将error转为warning

4、参考资料
https://www.ngui.cc/el/2728314.html?action=onClick
https://www.elecfans.com/emb/jiekou/202207081858740.html
https://support.xilinx.com/s/article/1058302?language=en_US