电平接口规范学习2-LVDS

最新推荐文章于 2025-04-01 11:14:53 发布

竹子1215

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文章标签：学习

原文链接：https://blog.csdn.net/WKEZHENG/article/details/131444983?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522171436217416800186589885%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=171436217416800186589885&biz_id=0

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一，LVDS逻辑电平
LVDS ：低电压差分信号（Low-Voltage Differential Signaling）是美国国家半导体（National Semiconductor, NS）于1994年提出的一种信号传输模式的电平标准，它采用极低的电压摆幅高速差动传输数据（采用CMOS 工艺的低电压差分信号器件），实现点对点（或则点对多：M-LVDS）的连接，具有低功耗、低误码率、低串扰和低辐射等优点，已经被广泛应用于串行高速数据通讯场合当，如高速背板、电缆和板到板数据传输与时钟分配，以及PCB内的通信链路。

LVDS 器件的传输机制是把 TTL 逻辑电平转换成低电压差分信号，以便于高速传输。与传统的 ECL逻辑相比，它采用 CMOS 工艺，其电压摆幅更低（LVDS只有 400mV，ECL 为 800mv），动态功耗更小（输出电流 3~5mA，只有 ECL 电路的 1/7），低 EMI，价格更低，因而在中等频率（几百M~几GHz）差分信号应用上具有较大的优势。

——LVDS技术规范有两个标准，即TIA（电讯工业联盟）/EIA（电子工业联盟）的ANSI/TIA/EIA-644标准（LVDS也称为RS-644接口）与IEEE 1596.3标准。

1，LVDS基本电路结构
如下图所示为典型的基本LVDS电路，采用一对差分信号线传输数据；通过驱动3.5mA的稳定电流源，以350mV低振幅（100Ω终端匹配）的差动信号来高速传送数据。其数据传输速度在规格内限定最大为655Mbit/秒，但这并不是极限值。通过各半导体厂商改进，可以实现3Gbit/秒左右的高速传输速度。
在这里插入图片描述

LVDS的输出端驱动是一个3.5mA的电流源，并由两组MOS管（4个）组成一对发送输出；
当A+导通，B-断开时：

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1, 电流从右上角Q2（A+ MOS管）驱动出到蓝色传输线，即右上A+ MOS管电流方向是：电流源（Driver）à右上A+ MOS管à蓝色传输线à100Ω终端电阻；

2, 左下角Q3（A+ MOS管）驱动接至GND，所以此时电流从绿色传输线通过左下角Q3流出到GND；左下A+ MOS管电流方向是：GNDà左下A+ MOS管à绿色传输线à100Ω终端电阻；

3, 整个电流通路最终电流在100Ω终端电阻侧导通，并形成输出电压：3.5mA *100Ω = 350mV。

——因为传输线提供的100Ω阻抗是交流阻抗（只在信号边沿有用的阻抗，忘记的胖友们务必复习《从电感、电容到理想传输线》相关章节），对于直流来说是传输线是高阻抗，所以终端必须有100Ω端接电阻来提供信号固定电平状态下的回流，以保证输出电压；

——需要再次强调的是：3.5mA电流从电源源流出到蓝色传输线，和绿色传输线3.5mA电流流入GND，这两者同时发生的，才能保证信号边沿的同步；驱动电流的路径并非是：电流源àQ2à蓝色传输线à100Ω终端电阻à绿色传输线àQ3àGND（有点违反直觉哈，胖友们务必回顾“传输线”相关理论）。

当B-导通，A+断开时：

1, 此时3.5mA驱动电流从左上角Q1（B- MOS管）流出，并流入绿色传输线；

2, 同时蓝色传输线电流流入右下角Q4（B- MOS管）；

——具体电流传输的方向，如上。

3, 电流通路最终电流还是在100Ω终端电阻侧导通，但是电流方向与“A+导通，B-断开”相反，并形成反向的输出电压：-3.5mA *100Ω = -350mV。

最终在输出端形成 +350mV和-350mV信号摆幅的差分输出。

——在一本非常优秀的“信号完整性”相关书籍中，作者认为LVDS是伪差分线，因为从LVDS驱动机制来说，它只需要驱动3.5mA电流流过终端100Ω电阻形成的压差来实现，似乎并不需要一定是对耦差分线；但通过上述两条传输线的电流路径分析，我觉得LVDS应该是真正的对耦差分线。
2，LVDS电平分析
LVDS的差分信号的两根差分信号线：正电极信号（A+）和负电极信号（B−）；共模偏置电压为：1.2V，差模电压摆幅是：350mV。如果我们用示波器来测试信号波形，并对两个信号电压值取差：（A+）−（B−）；那么我们可以得到差分摆幅为：-350mV和+350mV。具体波形如下图所示。
在这里插入图片描述
上述波形是理想的情况，如下所示为器件资料（Intel® Stratix® 10 Device）中关于LVDS相关参数的描述；其输出共模电压（VOCM）和差模电压（VOD）的具体规格如下蓝色框内所示；如果要正确接收其它器件发送过来的信号，必须满足红色框内关于输入共模电压（VICM(DC)）和差模电压（VID）的参数要求。

在这里插入图片描述
3，LVDS电平特点
LVDS 的特点是电流驱动模式，低电压摆幅 350mV 可以提供更高的信号传输速率，使用差分传输的方式可以减小信号和噪声的EMI辐射：

输出电平切换不需要设计类似TTL/CMOS的“死区时间”，可以支持更高速率；

——由于是电流驱动，所以不需要防备电压源直接接地的风险。

低输出电压摆幅（350mV）)：

1, 可以支持更高速率（1Gbps以上），具体支持速率对比如左下图所示；

2, 功耗消耗更低（如右下图所示），内部散热更小，有助于提供芯片集成度

在这里插入图片描述
3. 低EMI电磁辐射：

1, 低的信号边缘变化率：dV/dt = 0.350V/0.5ns = 0.7V/ns；

——如下图所示，虽然速率高（ps级别），但是由于摆渡小所以边沿变化率要求不高。

在这里插入图片描述 2, 耦合差分信号线的电磁干扰相互抵销，对外辐射小；

3, 耦合差分信号线抗电磁干扰性强。

允许输入的共模电压范围大，支持1V的共模偏置电压差（如上图所示）；
传输线匹配简单。

——无论是使用电缆还是PCB走线，LVDS的高速信号传输都必须考虑阻抗匹配问题：阻抗不连续或终端不匹配会影响传输信号；所以需要控制传输线阻抗，并保证合适的端接。

1, 对于点到点的链路（LVDS），如下图所示，只需要使用100Ω端接在距离驱动器最远处；

——如果输出端和输入端共模偏置电压不匹配（或考虑上电时序的漏电影响），则需串接100nF电容器进行AC耦合，AC耦合电容器对信号传输影响不大（相当于短路，胖友们可以动手算一算：100nF电容器在100MHz频率时的阻抗是多少~）。

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2, 对于多分支总线（M-LVDS），如果驱动器在总线的一端，则可采用相同的端接方法（即，在距离驱动器最远端端接100Ω电阻，如下图所示）；否则需要端接总线的两端。

——M-LVDS可以实现点对多，而且长距离的传输（如下左图所示），与RS-485总线的应用有明显重叠；两者参数对比如下右图所示，有兴趣的胖友可以自行学习；本章不对M-LVDS和RS-485展
开分析

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3, 如下图所示，还有一种多点拓扑是：“半双工”拓扑；它由两个驱动/接收对组成，在单个互连上传输和接收两个点之间的信号。

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4，LVDS电路设计
对于LVDS PCB的设计来说，不论LVDS信号对数量是多少，都建议使用多层板，最少四层设置： LVDS、GROUND、POWER、TTL。

对 LVDS 信号和其它信号（举个栗子，TTL 信号；避免受到干扰），最好能使用不同的走线层，如果因为设计限制必须使用同一层走线，LVDS 和 TTL 的距离应该足够远，至少应该大于 3~5 倍差分线间距；
保证收发器到接插件的距离足够短，防止由于 Stub 线过长引起信号的崎变，一般要求距离小于 10mm；
对收发器的电源使用滤波电容，滤波电容的位置应该尽量靠近电源和地管脚，滤波电容其的容值参照器件手册；

——如果没有推荐滤波电容器值，那么可以按照1个uF级电容（举个栗子：10uF）+每个管脚1个100nF电容的经验值进行设计。