电平设计基础05：SSTL&HCSL 电平

说在开头：关于阿斯派克特实验之后

阿斯派克特在1982年的实验是20世纪物理史上影响最为深远的实验之一，它将物理学家们逼到了一个尴尬的境地：本来人们在世界究竟是否“实在”的问题上通常乐于奉行鸵鸟政策，能闭口不谈的就尽量不去讨论。干嘛非要刨根问到底去追究它背后的哲学意义到底是什么样的呢？不过现在阿斯派克特终于逼着人们要摊牌了，大家都必须面对这样一个事实：实验否决了经典图像的可能性。爱因斯坦的梦想如同泡沫般破碎在无情的数据面前，我们再也回不去那个温暖舒适的安乐窝中，必须面对风雨交加的严酷现实；而对于贝尔来说，他所发现的不等式最终背叛了当初的理想，不仅没把世界拉回经典图像中来，反而将它推向了绝路：定域的隐变量理论是不存在的！即，我们的世界不可能像爱因斯坦所梦想的那样：即是定域的（没有超光速的信息传播），又是实在的（存在一个客观确定的世界）。那么我们必须做出艰难的选择：要么放弃定域性，要么放弃实在性。

如果放弃实在性，那么就回到了量子论的老路上来了，承认在我们观测之前的粒子并不是“客观实在”的，而只有观测之后才变得有意义。在ERP实验中，两个处于纠缠态的粒子都必须被看成一个不可分割的整体，那时在现实中只有“一个粒子（叠加状态）”，而没有“两个粒子（真实存在的粒子）”。那么我们也可以选择多宇宙解释，但多宇宙解释也肯定不是一个定域且实在的理论，而且超光速的信号传递在其内部也是不存在的，关键在于根据多宇宙解释：我们的每次观测都在“现实”中产生了不止一个结果；这样一来，在我们心理上让人觉得可靠的世界就崩塌了。

除此之外，还有另外一条路可以走：那就是先保住世界的实在性，放弃定域性。我们仍然可能建立一个隐变量理论，如果容忍某种超光速的信号在其体系中来回，那么它还是可以很好地说明我们观测到的一切。比如在ERP实验中，相隔两地的两个电子仍然可以通过一种超光速的瞬时通信来确保它们之间的合作。事实上玻姆的体系就能在阿斯派克特实验之后仍然很好地存活着，因为他的“量子势”含有这样的超距作用。

好，超光速？那么根据爱因斯坦的广义相对论，意味着获得了回到过去的能力！这样我们甚至将陷入比不确定更加棘手和让人迷惑的困境。似乎放弃定域性，并不比放弃实在性来的让人舒服。在阿斯派克特实验结果出来后，BBC和纽卡斯尔大学教授保罗.戴维斯决定调查一下科学界对这重量级实验的反应，它们邀请了8位在量子论领域最有名望的专家做了访谈，并征求它们的看法；这些访谈最后被汇集编成一本名叫《原子中的幽灵》的书。这8位大咖各抒己见，在同一问题上抱有不同甚至截然相反的看法。阿斯派克特本人肯定地说，他的实验从根本上排除了定域实在的可能，但他不太欣赏超光速的说法，而对现有量子力学表示了同情；贝尔虽然承认实验结果没有出乎意料，但仍然决不接受掷骰子的上帝，他相信量子论有一天会被更复杂的实验证明是错误的，他愿意抛弃定域性为代价来换取客观实在，甚至想复活“以太”的概念来达到这一点。惠勒则承认自己一度支持多宇宙解释。大卫.德义奇毫不含糊地向人推销多宇宙的观点：多宇宙解释是最为简单解释，相对于种种“意识”这样稀奇古怪的概念来说，多宇宙的假设是最为廉价的。玻姆坦然地准备放弃物理中的定域性，而继续维持实在性；在玻姆看来狭义相对论可以看成是一种普遍情况的一种近似，正如牛顿力学是相对论在低速情况下的一种近似那样。

为了保有实在性而放弃定域性，也许是一件饮鸩止渴的事情，我们虽然不敢说光速绝对不可超越，只是要推翻相对论，现在似乎还不是时候，毕竟相对论也是一个经得起考验的伟大理论。（参考自：曹天元-上帝掷骰子吗）

• SSTL逻辑电平

SSTL：Stub Series Termination Logic，最早被定义在多个不同JEDEC标准中： JESD8-8，JESD8-9B，JESD8-15。这个电平标准看着似乎有点陌生，但其实它经常会被使用，只是我们平时关注的比较少。这就比较奇怪了，用的多自然会关注比较多，为什么反而关注比较少呢？因为SSTL电平一般用在DDR SDRAM存储接口上，一般CPU和DDR颗粒都是默认标准的SSTL电平，不需要我们再去做电平匹配的检查，但该电平标准与DRAM接口有绑定关系，所以该逻辑电平与DRAM的标准协议相关：

1. SSTL25 I/O标准用于DDR SDRAM存储器接口；

2. SSTL18 I/O标准用于DDR2 SDRAM存储器接口；

3. SSTL15 I/O标准用于DDR3 SDRAM存储器接口；

4. SSTL135 I/O标准用于DDR3L SDRAM存储器接口；

5. SSTL12支持DDR4 SDRAM存储器接口；

6. DDR5 SDRAM存储器接口支持PODL电平（1.1V）。

1，SSTL基本电路结构

如下图所示为典型的SSTL逻辑的输出和输入电路结构；

1. 输出结构与LVTTL驱动并无差别，通过上下晶体管的轮流导通输出高、低电平；

2. SSTL输入是差分结构，因此输入提供了比较好的电压增益以及稳定的阈值电压，具有更小的输入电压摆幅，和更高的可靠性；

——如上右图所示，In与Vref形成差分输入，Vref一般取值为VDDQ/2（举个栗子：假如VDDQ = 1.8V，那么Vref = 0.9V）。

3. 如下图所示为SSTL输出到输入拓扑，需要在终端外部上拉至VTT，一般取VDDQ/2；保证输出阻抗Rs = 线路阻抗Z0；上拉电阻RT用于线路阻抗匹配：RT = Z0;

——因为VTT终端会吸收电流，接收器输入电压（VIN）高于VREF；当输出缓冲器处于低状态时（上管关断且下管导通），电流通过VTT端源电流RT和RS从VTT流向地，从而VIN小于VREF。

1, 如下图所示为SSTL电平输出为高的情况（以SSTL_18为例），Q1导通电阻RON典型值为20Ω与Rs组合成为源端匹配，两个Rp分压得到VTT与RT配合成为终端匹配阻抗；

（1）输出为高时，电流方向为：VDDQàRONàRsàRTàVTT；所以此时VIN输入端的电压要高于VTT；

（2）输出为低时，电流方向为：VTT à RTàRsàRONà GND；此时VIN输入端的电压要低于VTT。

——数据输出高电平或低电平状态：1，如果输出高电平和低电平的数量完全相等，那么来自高电平向的VTT电流等于来自低电平的源电流；因此，净VTT电流为零，即VTT电压保持Rp分压；2，如果输出高低电平的数量不等，那么VTT将不再是1/2 VDDQ；具体VTT电平取决于Rp的值和平均电流。

——VTT电压电流有流入和流出两个方向，所以由LDO提供VTT的话有特殊要求，必须要求：既能输出电流，又能吸收电流。

 

2, 一般情况下，DDR总线都不会只是1驱1的情况，而是1个控制器驱动很多片DDR颗粒；如下图所示线路匹配方式；

3, 差分信号输入匹配总共有两种方式，如下图所示。

（1）如下左图所示，单端匹配：25Ω上拉到VTT；

（2）如下右图所示，差分匹配：100Ω并联在差分信号之间。

4. VREF和VTT的电压取值范围如下图所示（以SSTL_18为例），VREF是以(1/2) *VDDQ为基准，而VTT以VREF为基准。

——我们在实际设计中看到的是，如果VREF和VTT都用分立电阻来搭，那么VREF用1K±1%分压至(1/2) *VDDQ，而VTT则用Rp分压至(1/2) *VDDQ；它们俩追踪的都是(1/2) *VDDQ。

5. 在DDR SDRAM的实际设计中，我们并没有连接Rs和RT电阻，是怎么回事呢？因为实际DDR设计中，为了简化DDR SDRAM的硬件设计，已经将能集成进芯片的都集成进去了；如下图所示：ODT（数据总线终端匹配电阻设置）和ODI（输出驱动阻抗设置）。

2，SSTL电平分析

如果大家用过DDR1/2/3 SDRAM，那么必然在UT测试阶段测量过其数据/地址/控制信号质量（SI测试），对SSTL电平的标准必然不会陌生。

1. 如下图所示为DDR4单端（Single-ended）信号的电平标准；

1, 高/低电平有两个电平标准： AC和DC；当信号穿越AC值时确立了信号进入了高/低电平，而当信号反向穿越DC值时才能用该电平状态离开；

——举个栗子，如下右图VIH(AC) = VREF+90mv，而VIH(DC) = VREF+65mv；所以当信号从低跳变到高电平时，必须穿越VIH(AC)才能确立高电平状态，而当信号在高电平波动时，只要不跌穿VIH(DC)，那么认为其高电平是稳定的；这点同普通的CMOS或TTL电平有很大的不同。

2, 如上左图所示，其参考电平是VREF，可分为VREFCA：表示对于地址和控制信号线参考标准； VREFDQ：表示数据线参考标准；对VREF的要求如下图所示。

2. 如下图所示为DDR4差分（Differential-ended）信号的电平标准：CK_t/CK_c时钟信号（DQ/DQS类似）。

1, 如下左图为差分信号的判断标准，同样有AC和DC的电平要求；

2, 对差分信号的电平要求之外，还有两个单端时钟交叉点的位置要求。

这部分内容在后续《总线设计基础》专题中详细介绍。

• HCSL/LPHCSL逻辑电平

HCSL：高速电流控制逻辑（High-speed Current Steering Logic），用于PCIe2.0电气规范中定义对RefClk时钟所定义的标准；PCIe时钟采用HCSL这个电平标准使RC（CPU）侧与EP（子卡）侧时钟，在不同生产厂家之间能够保持电平兼容。

LPHCSL（Low-Power HCSL）是为了降低传统的HCSL驱动器的功耗而开发；LPHCSL的主要优点包括更好的驱动长线的性能，易于AC耦合，减少PCB板子面积，易于布线，降低材料成本，重要的是HCSL驱动器与LPHCSL驱动器对HCSL接收器来说是一样的（两者相互兼容）。

1，HCSL/LPHCSL基本电路结构

如下图所示为HCSL/LPHCSL的输出电路结构；

1. 如左下图所示，HCSL驱动器是点对点电流驱动电路，具有开源输出的差分逻辑，每个输出引脚在0和14mA之间切换：当一个输出引脚为低电平（0）时，另一个输出引脚为高电平（驱动14mA）；

       1, OUT+引脚和OUT-引脚通常连接到差分传输线（Z0 =100Ω）或单端传输线（Z0 =50Ω），这需要一个外部端接电阻（50Ω到GND），从而为HCSL输入结构提供700mV的摆幅电平；

——V = 14mA * 50Ω = 700mV；

2. HCSL输出是经过控制正负输出差分对中的14mA电流，其电源功耗为14mA * 3.3V ≈ 50mW；而LPHCSL不是采用传统的HCSL的电流驱动模式，而是采用推-拉（push-pull）电压驱动，电流消耗大约4到5mA；

——虽然LPHCSL采用了Push-pull的输出结构，但是其电源采用了0.75V电压，所以它保持了0V~700mV左右的单端输出电平摆幅。

3. HCSL输入要求IN +和IN-的两个输入引脚上的单端摆幅为700mV，共模电压约为350mV；其电路结构如下图所示。

2，HCSL电平分析和匹配

HCSL的电平匹配方法如下图所示，有两种电平匹配方式：终端匹配和源端匹配；正如我们在PCIe时钟设计所示，只要在芯片内部内置50Ω的下拉电阻，那么只需直连设计。

如下所示为LP-HCSL电平匹配，如下左图所示，驱动器自己具备17欧姆的输出阻抗，因此，须要串联一个33欧姆的电阻，以得到与50欧姆传输线的匹配。而对于传统的HCSL，为了不出现振铃，串联电阻RS是必需的。

HCSL和LP-HCSL主要差别如下：

1. LP-HCSL并不需要对地的终端电阻；而传统HCSL驱动器不可能将终端匹配电阻集成到内部（功耗太大）；如此，LP-HCSL相对于传统HCSL使用了更少的元件，下降了板子面积和材料成本；

2. 传统HCSL要求DC耦合，而LP-HCSL并不要求DC耦合，能够将AC耦合电容串接到线路上，这样做并不会影响信号的摆幅和终端属性；

——传统HCSL使用AC耦合时，必须仔细考虑对地的DC路径，还可能需要额外增加元器件。

3. PCIe时钟要求的上升速率为0.6V/ns到4.0V/ns，LP-HCSL在驱动长线时能提供更高的上升速率（举个栗子：1.2V/ns）；而HCSL驱动取决于外部50欧姆终端来产生时钟的降低沿，这使得上升沿变的困难（举个栗子：0.8V/ns）。

——LP-HCSL更快的上升速率，可以驱动更长距离走线。

写在最后

当然还有更多的电平，常用的低速逻辑电平有：RS232，RS485等，与总线（后续《信号总线基础》相关专题再介绍）；不常用的高速逻辑电平有：HSTL，VML等等。希望胖友们从逻辑电路结构出发，从原理上理解其不同的特点。

本章部分相关内容和图片参考自：TI-《DDR Vtt Power solution-Slua886a》；JEDEC Standard《JESD8-15a》；Micron《MT40A1G8 spec》；casevison-CSDN-《IO接口标准（3）：HCSL和LPHCSL》。下一章《电平设计基础-电平匹配设计》。