verilog设计32位ALU

最新推荐文章于 2025-02-22 19:43:11 发布

truth秋沐苏

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分类专栏：计算机组成原理 verilog 文章标签： verilog

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本文详细介绍了使用Verilog设计一个包含加减运算、无符号数加减、逻辑左移右移功能的ALU模块。核心内容包括输入输出说明、运算原理和具体代码实现，以及溢出判断。通过实例展示了不同运算类型下结果的表示和溢出处理。

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一设计思路
- （一）输入、输出
- （二）运算说明
二 verilog代码

一设计思路

（一）输入、输出

三个输入：两个32位输入数X、Y及计算类型OP。
两个输出：计算结果result及有无溢出overflow。
计算类型代码
（1）OP = 0有符号数相加，
（2）OP = 1有符号数相减，
（3）OP = 2无符号数相加，
（4）OP = 3无符号数相减，
（5）OP = 4逻辑左移（X左移Y位），
（6）OP = 5逻辑右移（X右移Y位）。
其中，逻辑左移、逻辑右移均在空位补0。
对于加减法，overflow = 1表示有溢出。

（二）运算说明

输出的计算结果result用33位二进制有符号数表示，其中最高位为符号位。
（1）表示有符号数运算结果时：result = S_sS_s S₃₀S₂₉…S₁S₀（双符号位+31位数值位）
（2）表示无符号数运算结果时：result = 0S₃₁ S₃₀S₂₉…S₁S₀（符号位恒置0+32位数值位）
有符号数、无符号数的运算均视作有符号数补码运算。
减法运算：减数补码取反加1后，与被减数做加法运算。

两个32位有符号数加减：
[X]补 = X_s X₃₀X₂₉…X₁X₀
[Y]补 = Y_s Y₃₀Y₂₉…Y₁Y₀
其和（差）为：[S]_补 = S_s S₃₀S₂₉…S₁S₀
当 X_s = Y_s = 0，S_s = 1时，产生正溢。
当 X_s = Y_s = 1，S_s = 0时，产生负溢。
result次高位与S符号位保持一致，result = S_sS_s S₃₀S₂₉…S₁S₀。
两个32位无符号数加减
[X]_补 = 0X₃₁X₃₀X₂₉…X₁X₀
[Y]_补 = 0Y₃₁Y₃₀Y₂₉…Y₁Y₀
[-Y]_补 = 1Y₃₁^’Y₃₀^’Y₂₉^’…Y₁^’Y₀^’
其和（差）为：[S]_补 = S_s S₃₁S₃₀S₂₉…S₁S₀
加法：当 S_s = 1时，产生正溢。
减法：当 S_s = 0时，产生正溢。
result最高位符号位恒置0，result = 0S₃₁S₃₀S₂₉…S₁S₀。
X逻辑左移/右移Y位
均在空位补0。
逻辑左移/右移后的32位有符号数 [S]_补 = S₃₁S₃₀S₂₉…S₁S₀
result = 0S₃₁S₃₀S₂₉…S₁S₀
若Y<0：overflow = 1。

二 verilog代码

（一）程序代码变量说明

input [31:0] X,Y, // 2个操作数
input [2:0] OP, // 操作类型
output reg [32:0] result, // 33位补码表示的有符号数结果
output reg overflow); // 溢出
	
reg [31:0] _Y,S; // [-Y]补，有符号数运算的中间结果
reg [32:0] SS;	// 无符号数运算的中间结果

（二）程序代码

软件：Quartus II 9.0

module ALU(
	input [31:0] X,Y,         // OP = 0/1:signed add/subtract;
	input [2:0] OP,           // OP = 2/3:unsigned add/subtract;
	output reg [32:0] result, // OP = 4/5:move left/right
	output reg overflow);
	
	reg [31:0] _Y,S;
	reg [32:0] SS;
	
	always @(*)
	begin
		case(OP)
			0: // signed add
			begin
				S = X + Y;
				if(!X[31]&&!Y[31]&&S[31] || X[31]&&Y[31]&&!S[31])
					overflow = 1;
				else
					overflow = 0;
				result = {S[31],S};
			end
			1: // signed subtract
			begin
				_Y = ~Y + 1'b1;
				S = X + _Y;
				if(!X[31]&&!_Y[31]&&S[31] || X[31]&&_Y[31]&&!S[31])
					overflow = 1;
				else
					overflow = 0;
				result = {S[31],S};
			end
			2: // unsigned add
			begin
				SS = X + Y;
				if(SS[32])
					overflow = 1;
				else
					overflow = 0;
				result = {1'b0,SS[31:0]};
			end
			3: // unsigned substract
			begin
				_Y = ~Y + 1'b1;
				SS = X + _Y;
				if(SS[32])
					overflow = 0;
				else
					overflow = 1;
				result = {1'b0,SS[31:0]};
			end
			4: // move left
			begin
				if(Y[31] == 1)
					overflow = 1;
				else
				begin
					overflow = 0;
					S = X<<Y;
					result = {1'b0,S};
				end
			end
			5: // move right
			begin
				if(Y[31] == 1)
					overflow = 1;
				else
				begin
					overflow = 0;
					S = X>>Y;
					result = {1'b0,S};
				end
			end
		endcase
	end
endmodule

（三）时序模拟图

OP = 0：有符号数相加，result = X + Y

32位X	32位Y	溢出	33位result
22	33	无	55
-22	-33	无	-55
二进制1,00…00	二进制0,00…01	无	二进制11,00…01
二进制1,00…00	二进制1,11…11	有	二进制00,11…11

说明：对于有符号数的运算结果，result相当于双符号位补码，最高位与次高位均为符号位，实际表示有符号补码的仅仅是后32位。
用33位仅仅是方便同时表示有符号数和无符号数的运算结果：
有符号数result：双符号位+31位数值位
无符号数result：单符号位（恒置0）+32位数值位

OP = 1：有符号数相减，result = X - Y

32位X	32位Y	溢出	33位result
22	33	无	-11
22	-33	无	55
-22	33	无	-55
-22	-33	无	11
二进制1,00…00	二进制0,00…01	有	二进制00,11…11
二进制1,00…00	二进制1,11…11	无	二进制11,00…01