System Verilog —— 数据类型

system verilog新的数据类型

1.二值逻辑 : 性能更好，占内存少

2.队列、动态数组和联合数组：减少内存的使用量，可以搜索和排序

3.联合数组和填充结构体：相同数据具有不同的视图

4.类和结构体：支持数据结构的抽象化

5.字符串：sv内建了操作函数

6.枚举类型：便于编码和理解

verilog的局限性：

verilog中只有四值，01xz

但是，verilog在给每bit都赋1时，就不能直接写’b1了，这样编译器会将前63位补零，必须得写成16个F （1111）。

 如果只给bit 0赋1 就写’b1

相比于Verilog将寄存器（register）类型reg和线网(net)类型例如wire区分地如此清楚，在SV中新引入了一个数据类型logic。它们的区分和联系在于:
（1）Verilog作为硬件描述语言，要考虑变量是寄存器，还是线网类型。
（2）SV作为侧重于验证的语言，只会作为单纯的变量进行赋值操作，而这些变量也只属于软件环境构建。
（3） logic为了方便验证人员驱动和连接硬件模块、而省去考虑究竟该使用reg还是wire的精力。这既节省了时间，也避免了出错的可能。
 

system verilog数据类型：

①四值变量：logic

（logic取代了reg,但是不能多驱动，比如双向总线需要用wire）

常见用法：

logic [63:0] data;

logic [0:7] array [0:255]; 二维数组

②二值变量：bit byte shortint int logint

只有两种状态01，xz会转变为0

四值变量的默认初始值为X，二值变量的默认初始值为0

提高仿真性能，减少内存使用量

不能用作RTL设计，因为xz都会转化为0

Bit类型 只有1bit 没有符号位 所以是无符号数

Byte类型 有8位 bit7是符号位 -128-127

bit b;            //sigle bit
bit [31:0] b32 ;  // 32bit unsigned integer
int unsigned ui ; // 32bit unsigned integer

byte b8;     // 8bit signed integer
shortint s;  // 16bit signed integer
int i ;      //32bit signed integer
longint l;   //64bit signed integer
integer i4;  // 32bit signed integer
timer t;     //64bit unsigned integer
real r;      // double precision floating point

 ③定宽数组

1.分为一维数组和多维数组

2.超出边界的写操作被忽略

3.初始化可以直接使用“=”赋值，也可以通过for和foreach循环进行初始化

4.可以利用“==”“!=”比较数组内容

5.$size()返回数组大小

 Verilog写的Memory是一维数组 不是多维 只有行没有列

（1）数组声明

int	lo_hi	[ 0:15];	// 16 ints [ 0]..[15]	
int	c_style	[16];		// 16 ints [ 0]..[15]

（2）多维数组声明和使用

int	array2	[ 0: 7][ 0: 3];	// 完整声明
int	array3	[8][4];			// 紧凑声明
array2[7][3] = 1;		// 设置最后一个元素

（3）初始化和赋值

int	ascend[4] = '{0, 1, 2, 3};	// 对4个元素初始化
int	descend[5];
descend = '{4, 3, 2, 1, 0};	// 为5个元素赋值
descend[0:2] = '{5, 6, 7};	// 为前三个元素赋值
sacend = '{4{8}};			// 4个值全部为8
descend = '{0:9, 1:8, default:-1};	// {9, 8, -1, -1, -1}