System Verilog学习1——数据类型
相比于Verilog语言将寄存器类型reg以及线网型类型wire区分开来,SV中引入了logic,而logic只是单纯的赋予变量,用于软件环境构建,在验证语言中不需要刻意去划分reg以及wire。与logic相对应的是bit,它们均为矢量类型,区别在于:logic是四值逻辑,0,1,X,Zbit是二值逻辑,0,1在硬件环境里一般用logic,在软件环境里用bit四值逻辑类型:integer logic reg net-type(例如 wire tri)二值逻辑...
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