VIVADO & VITIS 报错记录

于 2024-07-19 09:51:11 发布
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文章标签： fpga开发
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ERROR日志

1. AXI 总线中数据上传正常，但PS端无法接收

问题详情：使用BD用DMA上传少量数据，根据ILA监测到的AXI总线数据正常，VALID信号和READY信号都正常，但是在PS端的cache缓冲区示数为0，打印为0
解决方案：修改缓冲区的对齐参数

u8 DmaRxBuffer[MAX_TEMP_LEN]_attribute_ ((aligned(32))); // 对其宽度需要改成64

因为：
光标所在位置地址宽度为64位

2. vitis的printf失效，完全不打印任何东西

可能是因为print和printf混用导致

Mulun_Zhu
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vivado&matlab;版本匹配表.pdf
05-15
该文档包含了自v2013.1到v2018.3的vivado与matlab的匹配信息
vitis的使用之自带串口调试工具
weixin_42224206的博客
11-25 4365
如何利用vitis自带的串口工具打印hello world。 先建好hello world编译程序，之前步骤就是正常工程建立。 选择Build project 在vitis serial teminal窗口点击绿色+，串口配置如下。点击OK。 选择run as .运行即可。 ...
关于xilinx vitis 中的报错“fatal error: xil_printf.h: No such file or directory helloworld.c“问题解决
Jason_gxl的博客
06-07 4220
这个问题的出现是因为在生成自定义AXI IP时候，文件中的makefile文件无法再vitis中生成正确的文件，在经历多次尝试之后，我实现了将2022.2版本的xsa文件在2019.2vitis和2022.2vitis中可以完成编译。​ps：根据本人经验，“makefile”的修改可能与vivado和vitis的版本有关系，如以上方式不行，其链接中有其他版本的修改方式，可参考。2.2--2022版本的”makefile“修改我是按照这个链接中{具体操作如下：（我在xilinx 技术支持上的回答）
vitis 头文件报错
treelikeone的博客
06-16 1070
2、有对应文件，那大概是软件问题了，除了别处的更改makefile外，可以试试从bsp里导入一个例程，将代码拖入例程文件中编译运行。1、先看下platform里spr文件的bsp是否有对应文件，若重置bsp后没有，说明硬件平台没更新，先更新一下xsa文件；
ZYNQ 串口打印输出——FPGA Vitis篇
BIGMAC的博客
11-18 7920
文章目录1. Vivado工程的建立2. Vitis（SDK）工程的建立和调试3. 下载程序至开发板4. 工程源码下载 ZYNQ芯片主要由PS端（ARM处理器）和PL端（FPGA逻辑单元）组成，因此ZYNQ芯片结合了ARM芯片和FPGA芯片的优点于一身。本实验主要介绍使用PS端来完成ZYNQ串口打印输出的功能。 虽然本实验仅仅使用了PS，但是还要建立一个Vivado工程，用来配置PS管脚。虽然PS端的ARM是硬核，但是在ZYNQ当中也要将ARM硬核添加到工程当中才能使用。本实验使用的Vivado版本为Viv
【Vitis】printf无法打印浮点数的解决办法
wjh776a68的博客
04-24 3906
问题描述   在使用vitis开发裸机程序时，将数据在串口输出时会遇到使用xil_printf和printf均只能打印字符串和整数，无法打印浮点数的问题。 出现原因   这是由于vitis中的xil_printf函数不存在浮点数打印功能导致的，在xil_printf.c文件中，关于xil_printf函数有这样的注释。 /*---------------------------------------------------*/ /*
时钟IP核的使用（vivado&vhdl）
05-09
vhdl带testbench文件。环境：vivado 2018.3 时钟ip核是一个比较常用的IP核，主要用于对输入的时钟信号进行进行倍频、...主要记录时钟ip核的基本使用，并附带vhdl代码及对应的testbench文件，以供同学们相互交流学习。
vivado+vitis 2021.2 EBAZ4203 helloworld例程
04-03
《基于Vivado + Vitis 2021.2的EBAZ4203 HelloWorld实例解析》 在嵌入式系统开发中，ZYNQ系列芯片因其强大的处理能力和灵活的可编程逻辑，被广泛应用于各种应用领域。EBAZ4203是一款基于ZYNQ的开发板，它提供了丰富...
DDS-IP核的调用--vivado&VHDL
06-13
全网唯一一份VHDL DDS ip核使用代码（带testbench，已调通）。实现https://blog.csdn.net/lgk1996/article/details/123245246中的功能。
打开vivado的.xpr工程文件报错Cannot locate target loade
09-13
### 打开Vivado的.xpr工程文件报错Cannot Locate Target Loader的解决方案 #### 问题背景 在使用Xilinx Vivado设计工具进行FPGA/CPLD开发时，经常会遇到各种各样的问题，其中之一就是在尝试打开一个`.xpr`工程文件...
Vitis指南 | Xilinx Vitis 系列（一）
02-11 9899
大侠好，欢迎来到“艮林子”专栏，本次为艮林子首次和大侠见面，新春佳节之际，略备薄礼，不成敬意，给大侠带来“Xilinx Vitis 系列连载”，给大侠提供参考学习的资料，如有不足之处，还请多多指教。 由于内容过多，首篇给大侠列出目录，后续有时间分篇连载发出，欢迎各位大侠关注“FPGA技术江湖”，我们是真正做事的团队，希望大家多多支持，如果想获取更多资源，可以加大辉哥微信，进交流群，可以永久性交流学习，共同进步。 今天带来第一篇，介绍Vitis 2019.2软件平台发行说明、安装以及Vitis加速环境简介
Xilinx Vitis安装和使用
黑客三遍猪
05-30 7103
ubuntu16.04.6 安装Vitis，执行， $ chmod -Rf 777 /opt $ ./xsetup 按照默认设置，桌面快捷方式安装失败，所以下次安装打时候就不要选这个了，安装路径/opt/Xilinx，安装完之后，加载License， 从Dash Board里面可以卸载Information Center，我很讨厌这个，接着安装下载器驱动，参考UG973， $ cd /opt/Xilinx/Vivado/2019.2/data/xicom/cable_drivers/lin64/insta
vivado2020.1使用vitis生成QSPI启动文件报错
qq_32134427的博客
11-02 1850
在使用vivado2020.1使用vitis,生成QSPI启动文件时会报错，data2mem命令无法识别，这是因为data2mem是xilinx7series芯片的命令，当使用ultrascale/ultrascale+芯片时则需要使用updatemem命令，这或许是vitis的一个bug吧，明明选择的是ultrascale的芯片，却一直调用打她mem命令，挺麻烦的，需要手动执行，在XSCT console窗口执行的命令如下： updatemem -force -meminfo \ F:/xc7z35t/x
vivado2020.1 vitis
kunkliu的博客
04-16 2238
vivado2020.1的SDK是不是找不到了？对的，他已经摇身一变，集成进入了vitis,那么他如何使用？以及常见的问题？我们汇总一下： 1.你的工程中一定要包含最小系统中所需的microblaze+uart,其他的IP酌情添加，然后到处xsa文件： 然后就一路next直到finish. 2.手动找到vitis的快捷方式进入vitis(vivado中已经没有launch选项了，只能手动登录): 等待进度条跑完，我们就进入了vitis的主界面。 接下来我就不会配那么多文字了，按照图片一页一页操
vivado SOC——hello word（下）打印输出hello worldl
ciscomonkey的博客
11-27 3724
引言 本节为了熟悉vivado的SOC使用，由于我也是开始学，所以请一起学的人点评指点。 软件：vivado 2016.4 板子：米联客701A mini 回顾 在上一节我们已经建立了SOC系统，并且生成了顶层的HDL文件 下面我们需要在搭建的SOC系统上跑软件部分 软件部分 将硬件导出到SDK里面 打开SDK SDK界面 新建软件工程 工程名字为hel...
解决Xilinx Vitis IDE 2019.2无法启动的问题
lenceliu的博客
01-07 6439
一直用的好好的Vivado 2019.2，今天突然出现Vitis无法启动的问题。 启动现象： 能显示启动画面，但启动画面闪过后，不出现选择选择工作路径的窗口。 查看任务管理器，能够看到eclipse.exe的进程，而且CPU占用比较高，看起来程序可能进入了死循环。 通过度娘并没有找到任何相关的解决办法，于是开始自己研究。功夫不负有心人！最终搞清楚了究竟是怎么回事。 无法启动的原因： 通过查看下列文件的内容 X:\Users\用户名\.Xilinx\Vitis\2019.2.settings\org
VMware Ubuntu18.04 Vivado和Vitis连接JTAG报错may be locked by another hw_server.
sudaroot的博客
07-28 3443
在Vivado测试连接JTAG连接，报错如下： [Labtoolstcl 44-494] There is no active target available for server at localhost. Targets(s) ", jsn-JTAG-HS1-210xxxxxxxx" may be locked by another hw_server. 在Vitis测试连接JTAG连接，报错如下： ****** Xilinx hw_server v2021.1.0 ****...
vivado怎么查看报错信息
最新发布
09-27
要查看vivado的报错信息，有两种方法可以尝试。第一种方法是在打开vivado工程之前先打开vivado软件，然后在vivado中再打开工程。第二种方法是使用vivado的仿真功能，单独查看代码的报错信息。在仿真过程中，如果代码存在错误，vivado会给出相应的提示信息，例如wire与reg在sublime语法提示中不显示的问题。另外，对于具体的错误信息，比如"second declaration of 'Ledflag' ignored"，可以根据错误信息的位置和地址来定位错误所在的文件和行数。
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