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RSS订阅原创 Verilog-HDLBits 刷题笔记
说明：在刷HDLBits题库中遇到一些值得自己注意的点，记录在下，希望分享给大家，也能时刻提醒自己偶尔过来复习。基础1.1 关于建模方式的理解Verilog HDL描述语言可以被分为数据流建模、行为级建模以及结构化建模三类建模方式，其中结构型建模主要是通过对电路结构的描述，即是对电路进行连线，属于比较少用的一类；数据流建模在我理解下就是通过对信号的幅值所进行的，主要使用assign；而行为级建模主要则是在过程中进行对信号的变化，主要使用initial与always。1.2 关于建模方式的理解在
2022-03-31 15:57:13
603
原创 HDLBits:UWaterloo CS450
最近发现HDLBits上面的题目有更新，貌似是滑铁卢大学cs450的题目，准备做一做，把答案整理在下面以供各位参考timer/计时器这个题目很好理解，就是当load为1的时候将数据读入并进行倒数，当倒数结束后输出tc为1，需要注意的地方为中间量counter的位数需要和data保持一致。module top_module( input clk, input load, input [9:0] data, output tc); reg [9:0]counter;
2022-03-24 18:14:59
1053
原创 Modelsim：# Error loading design
第一次使用Modelsim进行仿真，在元件文件和testbench文件都编译通过的情况下出现了，点击Simulate出现以下错误：**# Error loading design**根据CSDN其它前辈的经验需要进行如下检查：1.检查文件是否未被包含且未加入工程。2.检查设计文件的端口声明与实例化时的端口是否一致。3.检查设计文件的模块名是否与实例化时的模块名一致。4.检查未在顶层文件中修改的端口是否为wire（被这个坑了两周）。5.仿真代码中的stop前面记得写$.检查后果然发现问题，改正
2022-03-23 21:12:40
9287
10
空空如也
错误使用 xlsread (line 260) 数组索引必须为正整数或逻辑值？？
2020-04-06
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