Modelsim：# Error loading design

第一次使用Modelsim进行仿真，在元件文件和testbench文件都编译通过的情况下出现了，点击Simulate出现以下错误：

**# Error loading design**

根据CSDN其它前辈的经验需要进行如下检查：
1.检查文件是否未被包含且未加入工程。
2.检查设计文件的端口声明与实例化时的端口是否一致。
3.检查设计文件的模块名是否与实例化时的模块名一致。
4.检查未在顶层文件中修改的端口是否为wire（被这个坑了两周）。
5.仿真代码中的stop前面记得写$.

检查后果然发现问题，改正后重新仿真，错误代码依然出现。发现之前一直在以下地方点击进行的仿真：
翻阅其它Modelsim使用的视频，发现有的人在以下地方进行仿真
于是试了下，发现仿真成功，问题得到解决，也不知为什么会出现这个问题，如果有知道的朋友麻烦告知一下。