verilog
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Borry.Li
东北大学自动化本科,南洋理工大学集成电路设计硕士就读,一名自动化转数字ICer
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Modelsim 不能实现信号打一拍
如何实现信号打一拍,即延迟一个周期原创 2022-11-07 23:31:47 · 674 阅读 · 3 评论 -
Verilog-HDLBits 刷题笔记
说明:在刷HDLBits题库中遇到一些值得自己注意的点,记录在下,希望分享给大家,也能时刻提醒自己偶尔过来复习。基础1.1 关于建模方式的理解Verilog HDL描述语言可以被分为数据流建模、行为级建模以及结构化建模三类建模方式,其中结构型建模主要是通过对电路结构的描述,即是对电路进行连线,属于比较少用的一类;数据流建模在我理解下就是通过对信号的幅值所进行的,主要使用assign;而行为级建模主要则是在过程中进行对信号的变化,主要使用initial与always。1.2 关于建模方式的理解在原创 2022-03-31 15:57:13 · 613 阅读 · 0 评论 -
HDLBits:UWaterloo CS450
最近发现HDLBits上面的题目有更新,貌似是滑铁卢大学cs450的题目,准备做一做,把答案整理在下面以供各位参考timer/计时器这个题目很好理解,就是当load为1的时候将数据读入并进行倒数,当倒数结束后输出tc为1,需要注意的地方为中间量counter的位数需要和data保持一致。module top_module( input clk, input load, input [9:0] data, output tc); reg [9:0]counter;原创 2022-03-24 18:14:59 · 1066 阅读 · 0 评论