Verilog练习_3_Module add

最新推荐文章于 2024-09-14 17:32:09 发布

昇柱

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分类专栏： FPGA

本文链接：https://blog.csdn.net/weixin_45568186/article/details/115309889

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Verilog 加法器数字逻辑 32位模块化设计

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我的答案：

module top_module(
    input [31:0] a,
    input [31:0] b,
    output [31:0] sum
);

    wire cout_cin ;
    wire [15:0] sum_1 , sum_2 ;
    
    add16 a1 (
        .a(a[15:0]),
        .b(b[15:0]),
        .cin(0),
        .cout(cout_cin),
        .sum(sum_1)
    );
    
    
    add16 a2 (
        .a(a[31:16]),
        .b(b[31:16]),
        .cin(cout_cin),
        //.cout(),
        .sum(sum_2)
    );
    
    assign sum = {sum_2 ,sum_1};
endmodule