HDLBits——Module add

这道题难在调用它给我们的模块，属实把我给坑惨了，其实题目本身不难，理解题目意思才是关键，如果硬说哪里要注意，就是我们使用名称关联例化模块的时候，可以把不使用的管脚不进行例化，下面我把我的代码贴出来。

module top_module(
    input [31:0] a,
    input [31:0] b,
    output [31:0] sum
);
    wire[15:0] hi;
    wire[15:0] lo;
    wire temp;
    add16 instance1(.a(a[15:0]),.b(b[15:0]),.sum(lo),.cout(temp));
    add16 instance2(.a(a[31:16]),.b(b[31:16]),.sum(hi),.cin(temp));
    assign sum = {hi,lo};

endmodule