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千万小心
这个作者很懒,什么都没留下…
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Verilog求log10和log2近似
Verilog求10对数近似方法:Verilog写一个对数计算模块Log2(x)FPGA实现对数log2和10*log10原创 2023-08-08 11:20:54 · 1113 阅读 · 0 评论 -
Verilog generate 和for的区别
使用generate和for时候一直糊里糊涂的使用,搞不清两则的区别,简单写了module来测试下综合后的效果。原创 2023-08-04 11:30:33 · 167 阅读 · 0 评论 -
verilog ahb single读写task
verilog ahb single读写taskahb_writeahb_readverilog握手只支持简单词读写,方便测试ahb_writeahb_readverilog握手SV:简单的握手,需要用<=,不然无法同时拉低verilog握手,需要使用2个同步打拍器原创 2022-01-27 11:34:45 · 1088 阅读 · 0 评论 -
Verilog 定点除法器设计
原理参考topmodule div_top #( parameter M = 5, parameter N = 3)( input clk, input rst, input en, input [M-1:0] divided, inpu原创 2021-05-10 19:12:57 · 1419 阅读 · 0 评论 -
Verilog 定点乘法器实现
Verilog 两种乘法器比较串行与流水乘法器串行与流水乘法器串行module multi_serial #( parameter M = 8, parameter N = 8)( input clk, input rst, input [M-1:0]原创 2021-05-07 20:46:34 · 2448 阅读 · 0 评论 -
Verilog状态机Moore 与Mearly
Verilog的Moore 与MearlyMoore型状态机:下一状态只由当前状态决定,即次态=f(现状,输入),输出=f(现状);Mealy型状态机:下一状态不但与当前状态有关,还与当前输入值有关,即次态=f(现状,输入),输出=f(现状,输入);下面从一个序列检测...原创 2021-04-29 09:14:28 · 2163 阅读 · 1 评论 -
Verilog2PSK数字调制实现
2PSK数字调制实现代码完全参考FSK实现: Verilog实现2FSK调制.不同之处在于输入一路为sin,一路为cos,通过输入选择实现180。反向仿真结果原创 2021-04-20 16:20:55 · 1635 阅读 · 1 评论 -
Verilog实现2FSK调制
2FSK数字调制实现FSK原理FSK原理FSK(Frequency Shift-Keying)频移键控分为非连续相位FSK和连续相位FSK,区别在于转换处是否连续。原创 2021-04-20 11:39:08 · 3907 阅读 · 7 评论 -
ASK数字调制解调实现
ASK数字调制实现Matlab仿真// An highlighted blockfc = 7*10^5; %载波频率fb = 1*10^3; %码率fs = 8*fb; %采样频率order = 1; %(n+1)进制调制%s随机产生基波y = randi([0,order],[1, 100]); %基波采样x_begin=0;x_end=1;mt = 0;x=0:fb/fs:length(y);for i=1:length(y) if(y(i)==1)原创 2021-04-14 20:44:35 · 7652 阅读 · 0 评论 -
Verilog 级联IIR滤波器设计
IIR滤波器参考如何快速设计一个IIR滤波器,对模型滤波器到数字滤波器的双线性变换解释比较清楚原创 2021-04-12 14:38:34 · 4872 阅读 · 2 评论 -
FilterDesign
FilterDesign[0,wp]范围称为通带,通带纹波(指在滤波器的频响中通带的最大幅值和最小幅值之间的差值)。同样的,大于ws对于范围则是阻带,这个范围,称为阻带纹波。中间部分是过渡带。设计方法FIR和IIR的区别FIR: Window 窗函数法 如何快速设计一个FIR滤波器(二)FIR:Equiripple 等波纹法 等波纹FIR设计原理FIR: Least squares 最小二乘法IIR: 巴特沃斯IIR: 切比雪夫ⅠIIR: 切比雪夫ⅡIIR: Elliptic 椭圆原创 2021-04-08 10:43:43 · 1260 阅读 · 0 评论 -
VCS和Verdi学习
VCS和Verdi学习1.使用Makefile2.不使用Makefile直接执行1.使用Makefile首先设置环境变量$Verdi_HOME建立Makefile 文件design_name = asyn_fifofsdb_name = $(design_name).fsdb#use command "make vs" to run vsc and product fsdb filevcs: vcs \ -full64 \ #64bits -f flist.f \原创 2021-03-25 21:36:04 · 3965 阅读 · 0 评论 -
DC脚本学习
代码来源于网上,方便自己查看,侵删man_flow.tclset SCRIPT_FILE script #建立放置脚本文件source ./$SCRIPT_FILE/set_env.tcl #设置环境变量source -echo ./$SCRIPT_FILE/file_create.tcl #生成放置报告和结果的文件夹set cache_write WORK/$file_versionset cache_read WORK/$file_version# set COMPILE原创 2021-03-25 21:54:51 · 2183 阅读 · 1 评论 -
Verilog并行FIR滤波器设计
并行FIR设计verilogMatlab 生成抽头系数设计一个2kHz采样,500Hz截止的15阶低通滤波器(h(n)长度为16),过渡带500~600Hz的FIR滤波器,量化位数为12bit,输入信号位宽也为12bit。Matlab 生成抽头系数// An highlighted blockfs = 2000;%采样频率n = 15;%阶数qm = 12;%量化位数f = [500 600];fc = [0 f(1)*2/fs f(1)*2/fs f(2)*2/fs f(2)*2/fs原创 2021-04-06 14:07:46 · 2027 阅读 · 4 评论 -
信号与系统基础
数字调制解调技术modem学习1.信号与系统基础1.四种变换1.信号与系统基础1.四种变换变换公式作用傅里叶FT(Fourier transform)拉氏变换(Laplace transform)离散时间傅里叶变换(DTFT)离散信号–>周期频谱Z变换...原创 2021-04-06 20:56:02 · 153 阅读 · 0 评论 -
Verilog异步FIFO实现
Verilog异步FIFO实现实现测试仿真实现`timescale 1ns/1psmodule asyn_fifo#( parameter data_width = 16, parameter ram_depth = 256, parameter ram_addr_width = 8) ( input rst, input原创 2021-04-07 16:16:59 · 406 阅读 · 1 评论