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原创 探索 Zynq MPSoC：第1章完结（2022年1月8日发布）
提供有关 Zynq MPSoC 器件的全方位介绍，它是继 Zynq-7000 [7] 之后，由赛灵思公司提供的另一个集成片上系统 (SoC) 器件。
2022-01-05 20:07:47
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原创 探索 Zynq MPSoC：配套 PYNQ 和机器学习应用一起使用 - 序言鸣谢目录20211231
本书“探索 Zynq MPSoC”译自斯特拉斯克莱德大学与赛灵思公司合著《Exploring Zynq MPSoC: with PYNQ and Machine Learning Applications》一书，旨在为读者逐步详解软件栈、多处理系统以及可编程硬件的强大阵列的所有重要方面的信息。本书译文为我个人译文，仅作个人学习和分享知识，并非用于任何商业目的，对于译文准确性不做任何保证。
2021-12-28 22:44:56
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原创 集成电路芯片半导体中英文对照术语词汇表
英语 中文 1-9 10 gigabit 10 Gb 1st Nyquist zone 第一奈奎斯特区域 3D full‑wave electromagnetic solver 3D 全波电磁解算器 3-state 三态 4th generation segmented routing 第四代分层布线技术 5G commercialization 5G 商用 7 series FPGA 7 系列 FPG
2021-07-24 13:49:53
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原创 赛灵思中文版技术文档资源汇总（持续更新）
本篇文章为赛灵思简体中文文档资源汇总帖，包含了版本说明、用户指南、产品指南、设计方法指南、数据手册、白皮书、应用指南和其他共八个板块，这八个板块是原Xilinx现AMD技术支持团队为方便中文用户的使用，对原版资源的进行的中文翻译，希望能对大家有所帮助。......
2021-07-16 13:25:56
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原创 AI 引擎系列 7 - 在仿真内通过追踪来可视化 AI 引擎事件（2022.1 更新）
在本文中，我们将讲解如何生成追踪来观察计算图 (graph) 的状态，这也是执行性能分析的关键要素。
2023-12-25 20:42:39
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原创 “循环数据流”(Dataflow-in-loop) 概述
“循环数据流”是数字信号处理 (DSP) 和硬件设计领域常用的术语。它指的是一种特定的编程或设计范式，其中数据以可预测且高效的方式流经循环构造。
2023-11-29 20:37:10
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原创 使用 ChatGPT 创建 Makefile 构建系统：从 Docker 开始
Makefile 构建系统是嵌入式软件团队实现其开发流程现代化的基础。构建系统不仅允许开发人员选择各种构建目标，还可以将这些构建集成到持续集成/持续部署 (CI/CD) 流程中。
2023-11-27 21:49:25
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原创 使用ChatGPT创建Makefile构建系统：使用Make运行Docker
使用ChatGPT创建一个初级Makefile，它可以让我们构建和加载Docker容器。
2023-11-22 20:00:13
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原创 AI 引擎系列 6 - 在 Vitis 分析器中分析 AI 引擎编译结果（2022.1 更新）
位于计算图与第一个内核的输入端口之间的存储器缓冲器以及位于第二个内核与计算图的输出端口之间的存储器缓冲器均为双缓冲器，每个此类存储器都有 2 个名称（例如，buf0 和 buf0d），这是此类缓冲器的识别依据。第一个内核读取存储器缓冲器，第二个内核则写入存储器缓冲器，这些内核与其读写的存储器缓冲器都位于相同拼块上。用于在 2 个内核之间进行通信的缓冲器位于相邻的 tile [24,1] 拼块上，因此这些内核可以直接访问该缓冲器，而无需任何 DMA，也没有额外时延（相比于读取位于相同拼块上的存储器）。
2023-11-20 20:10:14
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原创 Versal 自适应 SoC SelectMAP 启动检查表
本文档提供了有关 SelectMAP 启动设置的技巧和指南。在提交个案服务请求之前，应认真查看以下检查表。
2023-11-11 10:21:55
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原创 AI 引擎系列 5 - 以 AI 引擎模型为目标运行 AI 引擎编译器（2022.1 更新）
引擎系列 5 - 以 AI 引擎模型为目标运行 AI 引擎编译器（2022.1 更新）我们将在后续博文中详细分析此文件。中所述），此代码并未最优化为在矢量处理器上运行，因此并未充分发挥其算力。在弹出窗口中，单击列表图标（预定义的筛选器）。这样将会从仿真器的输出文件中移除时间戳，仅对输出样本值进行比较。在后续博文中，我们将讲解出现此时延的各种原因，但请谨记（正如。引擎仿真属于周期近似仿真，因此输出文件包含数据的时间戳。这样即可在控制台中看到该命令的运行过程。现在我们可以验证，输出的数据与黄金结果仍然匹配。
2023-11-11 10:17:52
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原创 AI 引擎系列 4 - 首次运行 AI 引擎编译器和 x86simulator（2022.1 更新）
完成构建后，即可在“Explorer”（资源管理器）窗口中看到，编译器已生成名为“Emulation-SW”的文件夹，并且编译输出包含在“Work”目录中。选中“AI Engine Application”(simple_application)，然后单击“Run As”图标旁的箭头，单击“Run As > Launch SW Emulator”（运行方式 > 启动软件仿真器）Emulation-AIE（AI 引擎仿真）：为 AI 引擎执行编译。Hardware（硬件）：为硬件目标执行编译。
2023-11-04 11:21:50
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原创 AI 引擎系列 1 - 从 AI 引擎工具开始（2022.1 更新）
针对运行 Linux 操作系统的 Arm cortex a72 (PS) 的 xrt 域。在受支持的 Linux 操作系统上安装 Vitis 2022.1 统一软件平台。一份有效的 AI 引擎工具许可证（许可证可从用户帐户中生成）。是包含源文件的目录，这些源文件经过编译后即可在。出现此注释的原因是，该模板不包含任何输入。在本系列的下一篇博文中，我们将深入了解计算图。应用程序，而对于在硬件中运行的完整系统，：您将在描述窗口中看到一条注释，称。文件夹中有一个已定义为顶层文件的。在显示细节的窗口中可以看到。
2023-10-27 18:44:30
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翻译 AI 引擎系列 2 - AI 引擎计算图简介 （2022.1 更新）
此计算图调入了 1 个输入端口并调出 1 个输出端口（第 12 行到第 14 行）这些端口的类型为 PLIO，表示将连接到可编程逻辑 (PL)。在第 23 行上，第二个内核的输出 (second.out[0]) 连接到计算图的输出 (out)。在此计算图内声明了 2 个具有 private 私有成员访问权限的内核，分别名为 first 和 second（第 8 行到第 10 行）端口的大小和文本文件，这些文本文件将用于在仿真中馈送给这些端口。应用文件中，在此文件中，实际顶层计算图在文件作用域内声明。
2023-10-27 18:41:05
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翻译 AI 引擎系列 3 - AI 引擎内核简介
但由于存储器可用作为乒乓缓冲器，内核执行期间下一组数据可以写入存储器中，并准备就绪以供下一次迭代使用。使用串流时，如果下游内核无法快速处理数据，就可能对上游内核产生反压，但如果上游内核生成数据的速度不够快，那么也可能造成下游内核中出现停滞。输出样本的值包含实数部分和虚数部分，其中实数部分是输入样本的实数部分和虚数部分之和，虚数部分则是输入样本的实数部分和虚数部分之差。内部函数（专用于处理矢量处理器的函数），因此仅在标量单元上运行，并且不会利用矢量处理单元。中提到过，该值是在计算图中设置的，用于连接内核。
2023-10-27 18:39:11
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原创 SystemVerilog教程第一章：什么是测试激励文件
本文首发于VX小石头的芯语芯愿，欢迎前往围观。SystemVerilog教程第一章简介：什么是测试激励文件
2023-03-13 21:18:16
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翻译 FPGA 编程三大范例
虽然 FPGA 可使用 Verilog 或 VHDL 等低层次硬件描述语言 (HDL) 来编程，但现在已有多种高层次综合 (HLS) 工具可以采用以 C/C++ 之类的更高层次的语言编写的算法描述，并将其转换为 Verilog 或 VHDL 等低层次的硬件描述语言。随后，下游工具即可对转换后的语言进行处理，以便对 FPGA 器件进行编程。FPGA 编程三大范例包括：生产者使用者范例、串流数据范例和流水线范例
2022-04-01 22:08:57
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原创 Vitis 统一软件平台文档：嵌入式软件开发 (UG1400)
本文档旨在描述 Vitis™ 统一软件平台，此平台系用于为赛灵思嵌入式处理器开发嵌入式软件应用的集成设计环境 (IDE)。本 Vitis 统一软件平台文档旨在描述嵌入式软件开发，中文版共583页，分七大部分29章加附录，现已问世，欢迎前往围观：Vitis 统一软件平台文档：嵌入式软件开发...
2022-03-19 17:50:23
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原创 Vitis 统一软件平台文档：应用加速开发 (UG1393)
为了实现基于 FPGA 的加速，Vitis™ 开发环境支持您使用 OpenCL™ API 构建软件应用，以在赛灵思 Alveo™ 卡等加速器卡上运行硬件。本 Vitis 统一软件平台文档旨在描述应用加速开发，中文版共565页，分十大部分54章，现已问世，欢迎前往围观：Vitis统一软件平台文档：应用加速开发...
2022-03-19 17:48:41
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原创 Vitis 高层次综合用户指南 (UG1399)
本文档旨在描述如何使用 Vitis™ 高层次综合 (HLS) 工具。中文版供566页，分六大部分30章加附录，现已问世，欢迎前往围观：Vitis 高层次综合用户指南https://docs.xilinx.com/r/zh-CN/ug1399-vitis-hls...
2022-03-19 17:46:54
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原创 数字通信中为什么需要时钟线
数字通信协议中为什么需要时钟线 (clock line)？时钟脉冲：时钟线能持续不断将逻辑级别脉冲至高位和低位，每次脉冲之间持续时间“tb”以脉冲宽度来表示，如下图所示。大多数情况下，此持续时间“tb”为常量，等于单个比特持续时间。因此，时钟线能够生成如下所示脉动波形。时钟周期的时间段即包含高位时间段和低位时间段的一个完整周期所耗用的时间。通信系统分两种类型：其一有时钟线，称为同步通信系统，另一种则没有时钟线，称为异步通信系统。两者之间没有太大的区别同步通信：在同步类型的通信系.
2022-02-22 22:50:41
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翻译 Vitis AI 工具概述
Vitis™ AI 开发环境可在赛灵思硬件平台上加速 AI 推断，包括边缘器件和 Alveo™ 加速器卡。此环境由经过最优化的 IP 核、工具、库、模型和设计示例组成。其设计以高效和易用为核心，旨在通过赛灵思 FPGA 和自适应计算加速平台 (ACAP) 来充分发掘 AI 加速的全部潜能。Vitis AI 开发环境将底层 FPGA 和 ACAP 的繁复细节加以抽象化，从而帮助不具备 FPGA 知识的用户轻松开发深度学习推断应用。
2022-02-20 10:07:27
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翻译 Vitis 软件平台版本说明
本文包含有关此版本中的 Vitis™ 软件平台功能特性和更新的信息。其中还包含有关用于 Versal® AI 引擎开发的 Vitis 软件平台功能特性和更新的信息。
2022-02-11 22:13:20
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翻译 Vitis 加速环境简介
本文包含有关此版本中的 Vitis™ 软件平台功能特性和更新的信息。其中还包含有关用于 Versal® AI 引擎开发的 Vitis 软件平台功能特性和更新的信息。
2022-02-11 22:10:04
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翻译 PCI Express 6.0 规范
PCI Express 6.0 规范近二十年来，PCI Express®(PCIe®) 规范业已成为当之无愧的互连之选。PCIe 6.0 规范旨在使 PCIe 5.0 规范 (32 GT/s) 的带宽和电源效率翻倍，同时继续满足业界对于低时延高速互连的需求。PCIe 6.0 技术可提供经济实惠且可扩展的互连解决方案，旨在满足各类数据密集型市场的需求，如数据中心、人工智能、机器学习、高性能计算 (HPC)、汽车、物联网 (IoT) 以及军事/航空航天。PCIe 6.0 规格特点原始数据速...
2022-01-15 12:01:42
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原创 触发器基础与概述
触发器（flip flop）是具有两种稳定状态的电子电路，可用于存储二进制数据。存储的数据可以通过应用不同输入来更改。触发器和锁存器（latch）是数字电子系统的基本组成部分，广泛应用于计算机、远程通信和许多其他类型的系统。两者均作为数据存储元素来使用。触发器是顺序逻辑中的基本存储元素。但首先，让我们来澄清下锁存器与触发器之间的区别。触发器与锁存器的比较锁存器与触发器的基本区别在于门控或时钟设置的机制。简而言之，触发器采用边沿触发的，而锁存器则采用电平触发。如需了解触发器与锁存器的全面比较，
2021-12-29 13:16:37
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翻译 赛灵思 Xilinx UG949 - UltraFast 设计方法指南（适用于赛灵思 FPGA 和 SoC）（中文版） (v2021.2)
文件类型: 方法指南本文档旨在描述推荐的设计方法，帮助用户在 Vivado® Design Suite 中有效利用赛灵思 FPGA 器件资源，并加速完成设计实现和时序收敛。提供推荐方法背后的原理，以支持用户制定出明智的设计决策。PDF 链接：https://china.xilinx.com/content/dam/xilinx/support/documentation/sw_manuals/xilinx2021_2/c_ug949-vivado-design-methodology.pdfht
2021-12-18 14:40:31
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翻译 赛灵思 Xilinx UG1387 - Versal ACAP 硬件、IP 和平台开发方法指南（中文版） (v2021.2)
文件类型: 方法指南本文档旨在描述推荐的设计方法，帮助用户在设计输入期间有效利用赛灵思 Versal™ ACAP 资源。PDF 链接：https://china.xilinx.com/content/dam/xilinx/support/documentation/sw_manuals/xilinx2021_2/c_ug1387-acap-hardware-ip-platform-dev-methodology.pdfhttps://china.xilinx.com/content/dam/xi
2021-12-18 14:38:17
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翻译 赛灵思 Xilinx UG1388 - Versal ACAP 系统集成和确认方法指南（中文版） (v2021.2)
文件类型: 方法指南本文档旨在描述推荐的设计方法，帮助用户以赛灵思 Versal™ ACAP 为目标，满足设计收敛期间的性能目标。PDF 链接：https://china.xilinx.com/content/dam/xilinx/support/documentation/sw_manuals/xilinx2021_2/c_ug1388-acap-system-integration-validation-methodology.pdfhttps://china.xilinx.com/cont
2021-12-18 14:36:22
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翻译 赛灵思Xilinx UG1273 - Versal ACAP 设计指南（中文版） (v2021.2)
文件类型: 方法指南本文档旨在提供 Versal™ ACAP 硬件功能以及创建或移植设计时的块级注意事项的概述，并提供有关设计创建、仿真与调试的方法建议以及有关设计流程、启动和配置的建议。PDF 链接在此：https://china.xilinx.com/content/dam/xilinx/support/documentation/sw_manuals/xilinx2021_2/c_ug1273-versal-acap-design.pdfhttps://china.xilinx.com/con
2021-12-18 14:01:12
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翻译 赛灵思Xilinx UG1283 - Bootgen 用户指南 (中文版) (v2021.2)
文档类型：用户指南本 Bootgen 用户指南描述了如何为 Zynq®-7000 SoC、7 系列 FPGA 和 Versal™ ACAP 器件生成启动镜像。PDF 链接在此：https://china.xilinx.com/content/dam/xilinx/support/documentation/sw_manuals/xilinx2021_2/c_ug1283-bootgen-user-guide.pdfhttps://china.xilinx.com/content/dam/xilinx
2021-12-18 13:58:53
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翻译 赛灵思 Xilinx UG1504 - Versal ACAP 系统和解决方案规划方法指南（中文版） (v2021.2)
文件类型: 方法指南描述基于目标应用制定赛灵思 Versal™ ACAP 系统规划的设计方法论建议。PDF 链接在此：https://china.xilinx.com/content/dam/xilinx/support/documentation/sw_manuals/xilinx2021_2/c_ug1504-acap-system-solution-planning-methodology.pdfhttps://china.xilinx.com/content/dam/xilinx/suppo
2021-12-18 13:46:20
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翻译 赛灵思 Xilinx UG1506 - Versal ACAP 开发板系统设计方法指南（中文版） (v2021.2)
文件类型: 方法指南本文档旨在描述推荐的设计方法，帮助用户以赛灵思 Versal™ ACAP 为目标，采用正确方式设计开发板系统。PDF 链接在此：https://china.xilinx.com/content/dam/xilinx/support/documentation/sw_manuals/xilinx2021_2/c_ug1506-acap-board-system-design-methodology.pdfhttps://china.xilinx.com/content/dam/xi
2021-12-18 13:44:18
339
翻译 赛灵思 Xilinx UG973 - Vivado Design Suite 用户指南：版本说明、安装和许可（中文版） (v2021.2)
文件类型: 版本说明提供新版本的 Vivado® Design Suite 概述，包括有关新增功能和功能变更信息、软件安装需求以及许可信息。其中还提供了已知问题列表，并包含指向可提供最新信息的答复记录的链接。PDF 链接在此：https://china.xilinx.com/content/dam/xilinx/support/documentation/sw_manuals/xilinx2021_2/c_ug973-vivado-release-notes-install-license.pd
2021-12-18 13:42:08
677
空空如也
在以太网领域，如何理解（和翻译）stomp这个词？不是指STOMP协议哦
2021-07-04
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