PCI Express 6.0 规范

最新推荐文章于 2024-08-08 00:12:49 发布
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文章标签： pci-e PAM4 PCI express 前向纠错 循环冗余校验
原文链接：https://pcisig.com/pci-express-6.0-specification#:~:text=PCIe%206.0%20technology%20is%20the%20cost-effective%20and%20scalable,and%20up%20to%20256%20GB%2Fs%20via%20x16%20configuration
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PCI Express 6.0 规范

近二十年来，PCI Express® (PCIe®) 规范业已成为当之无愧的互连之选。PCIe 6.0 规范旨在使 PCIe 5.0 规范 (32 GT/s) 的带宽和电源效率翻倍，同时继续满足业界对于低时延高速互连的需求。PCIe 6.0 技术可提供经济实惠且可扩展的互连解决方案，旨在满足各类数据密集型市场的需求，如数据中心、人工智能、机器学习、高性能计算 (HPC)、汽车、物联网 (IoT) 以及军事/航空航天。 

PCIe 6.0 规范特点 

  • 原始数据速率为 64 GT/s，通过 x16 配置最高可达 256 GB/s
  • 4 级脉冲振幅调制 (PAM4) 信令，充分利用业界现有 PAM4
  • 轻量级的前向纠错 (FEC) 和循环冗余校验 (CRC)，缓解 PAM4 信令相关联的误码率增加
  • 基于流量控制单元 (Flit) 的编码，支持 PAM4 调制，能搭配 FEC 和 CRC 一起使用，使带宽加倍。
  • 更新了 Flit 模式下使用的数据包布局，提供额外的功能，并简化处理。
  • 保持与所有前几代 PCIe 技术的向后兼容性

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源文链接：PCI Express 6.0 Specification | PCI-SIG (pcisig.com)

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PCIe 6.0 – 关于 PCI Express Gen6 您需要知道的一切
qq_43416206的博客
05-01 1983
幸运的是，PCIe 6.0 FEC 足够轻，对延迟的影响最小。在电气层上，PCIe 6.0 使用 PAM4 信号（“四级脉冲幅度调制”），每个时钟周期将 2 位组合为 4 个幅度级别（00、01、10、11），与 PCIe 5.0 和前几代相比，它使用 NRZ 调制，每个时钟周期 1 位和两个幅度级别 (0, 1)。虽然 PAM4 信号更容易出错，但由于调制技术的性质，与 PCIe 5.0 相比，通道损耗不受影响，因此 PCB 上 PCIe 6.0 信号的范围将与 PCIe 5.0 相同。
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PCI Express 基础规范修订版6.0【编辑中】
Zoeeeyy的博客
08-15 1912
PCIe 6.0协议的学习笔记，重点摘要==，先从TLP写起，慢慢写到PHY吧QWQ
PCIE(高速串行计算机扩展总线标准)
浩瀚之水的专栏
07-09 1617
是Peripheral Component Interconnect()的缩写，它是中使用最为广泛的接口，几乎所有的主板产品上都带有这种插槽。也是主板带有最多数量的插槽类型，在流行的台式机主板上，的主板一般带有5～6个PCI插槽，而小一点的MATX主板也都带有2～3个PCI插槽，可见其应用的。(peripheral component interconnect express)是一种，它原来的名称为“3GIO”，是由在2001年提出的，旨在替代旧的PCI，PCI-X和AGP总线标准。
终于完成了PCIE 6.0基础规范的中文版
LeeAmos1的博客
08-02 260
终于完成了PCIE 6.0基础规范的中文版，2700页，这是迄今为止翻译过最多页数的协议，100万字符，每次打开文档，都要做好心理建设，告诉自己，熬过去就好了，好多次提醒自己，不会再有比PCIE更多页数的了，弄完这个就解放了。个人认为，文档翻译质量相较于PCIE 4.0应该是有提升的，希望不会让大家失望，当然有翻译问题都可以提。终于，在我更新了目录，点击保存的那一刻，可以在这一刻，告诉你们，I did it!直到我看到了802.3 2018，5600页的英文，好吧，还是too young。
PCIe 6.0 标准概述
最新发布
jkh920184196的博客
08-08 643
虽然这些类型的系统存在于一些最先进的应用中，但它们并不是 PCIe 6.0 需求的主要市场驱动因素。得益于通过 PAM-4 信令的带宽双倍机制，PCIe 6.0 的 PCB 设计将遵循其他高速标准所使用的许多相同的高速 PCB 布局和布线技术。PCIe 的最新版本是 Gen6，即 PCIe 6.0。这种信号传输方法是 PCIe 的首创，也是我们在当前标准中看到的双倍数据速率的重要推动因素。采用 PAM-4 信号的 FEC 还有助于增加 PCIe 6.0 通道的范围，使其与 PCIe 5.0 通道基本相同。
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最全的pcie各个版本的规范，包括结构等，搜集了好久，原版的
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12-31
PCIe规范介绍的文档，很详细。
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04-04
This specification describes the PCI Express® architecture, interconnect attributes, fabric management, and the programming interface required to design and build systems and peripherals that are compliant with the PCI Express Specification.
pcie3.0规范
11-27
OBJECTIVE OF THE SPECIFICATION.................................................................................... 27 DOCUMENT ORGANIZATION ................................................................................................ 27 DOCUMENTATION CONVENTIONS...................................................................................... 28 TERMS AND ACRONYMS........................................................................................................ 29 REFERENCE DOCUMENTS...................................................................................................... 36 1. INTRODUCTION ................................................................................................................ 37 1.1. A THIRD GENERATION I/O INTERCONNECT ................................................................... 37 1.2. PCI EXPRESS LINK......................................................................................................... 39 1.3. PCI EXPRESS FABRIC TOPOLOGY .................................................................................. 41 1.3.1. Root Complex........................................................................................................ 41 1.3.2. Endpoints .............................................................................................................. 42 1.3.3. Switch.................................................................................................................... 45 1.3.4. Root Complex Event Collector.............................................................................. 46 1.3.5. PCI Express to PCI/PCI-X Bridge........................................................................ 46 1.4. PCI EXPRESS FABRIC TOPOLOGY CONFIGURATION....................................................... 46 1.5. PCI EXPRESS LAYERING OVERVIEW.............................................................................. 47 1.5.1. Transaction Layer................................................................................................. 48 1.5.2. Data Link Layer .................................................................................................... 48 1.5.3. Physical Layer ...................................................................................................... 49 1.5.4. Layer Functions and Services............................................................................... 49 2. TRANSACTION LAYER SPECIFICATION ..................................................................... 53 2.1. TRANSACTION LAYER OVERVIEW.................................................................................. 53 2.1.1. Address Spaces, Transaction Types, and Usage................................................... 54 2.1.2. Packet Format Overview ...................................................................................... 56 2.2. TRANSACTION LAYER PROTOCOL - PACKET DEFINITION............................................... 58 2.2.1. Common Packet Header Fields ............................................................................ 58 2.2.2. TLPs with Data Payloads - Rules ......................................................................... 61 2.2.3. TLP Digest Rules .................................................................................................. 65 2.2.4. Routing and Addressing Rules .............................................................................. 65 2.2.5. First/Last DW Byte Enables Rules........................................................................ 69 2.2.6. Transaction Descriptor......................................................................................... 71 2.2.7. Memory, I/O, and Configuration Request Rules................................................... 77 2.2.8. Message Request Rules......................................................................................... 83 2.2.9. Completion Rules.................................................................................................. 97 2.2.10. TLP Prefix Rules ................................................................................................. 100 2.3. HANDLING OF RECEIVED TLPS.................................................................................... 104
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01-07
PCIE规范，写的很详细
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### PCI Express 6.0 规范：速度为 64.0 GT/s，采用 PAM-4 信令 #### 引言 随着技术的进步和应用需求的不断增加，高速互联标准也在不断发展以满足更高的数据传输速率和更低的延迟要求。PCI Express（简称PCIe）...
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NCB-PCI_Express_Base_6.0 NCB-PCI_Express_Base_5.0r1.0-2019-05-22 CB-PCI_Express_Base_4.0r1.0_September-29-2017-c PCI Express Base Specification Revision 3.1a PCI Express Base Spec 2.0 PCIe_CEM_R5_V1.0...
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PCI Express® Base Specification Revision 6.0规范中定义了PCI Express®的总线结构、信号定义、数据传输协议、power management等方面的要求。 本规范对PCI Express®的Link Layer、Transaction Layer、Data ...
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