PCIe 6.0 标准概述

就在你习惯了PCIe 5.0 的时候，他们决定发布另一个标准！

自从 PCI Express 取代原始 PCI 规范以来，PCI-SIG 标准组大约每 3 年将带宽增加一倍。性能变化和带宽增加的节奏在 PCIe Gen4 左右突然加快，目前两代产品的发布间隔约为 2 年。自推出以来，PCIe 一直是实现专用外设高带宽访问的标准。

PCIe 的最新版本是 Gen6，即 PCIe 6.0。PCIe 6.0 通过在高速差分通道中引入 PAM-4 作为信号传输方法，使通道带宽翻倍。这种信号传输方法是 PCIe 的首创，也是我们在当前标准中看到的双倍数据速率的重要推动因素。在本文中，我将介绍该标准中的重要点以及 PCB 设计师在设计这些通道时可以期待什么。

PCIe 6.0 概述

下表总结了 PCIe 6.0 通道的主要性能特征。这些规格截至 PCI-SIG 于 2022 年 1 月最终发布 PCIe 6.0 标准时为最新规格。

数据速率	64 GT/s（2x PCIe 5.0），x16 通道配置提供 256 GB/s
信令格式	带流量控制单元 (FLIT) 编码的 PAM-4
渠道覆盖	SNR 余量减少 9 dB
向下兼容？	是的
误码率	10 -6
双面打印	全双工

PAM-4 和互操作性

如上所述，PCIe 6.0 使用 PAM-4 链路，而PCIe 5.0 及更早的规范使用 NRZ。尽管信号标准仍然不同，但通过 PCIe 6.0 设备操作具有两个有效信号电平的 PAM-4 链路，可以确保向后兼容性。使用 4 抽头 FIR 滤波器切换到 PAM-4 以实现分布式反馈均衡有助于接收器的信号恢复，以帮助通过可调 DC 增益补偿高频损耗。

前向纠错 (FEC)

与 NRZ 相比，过渡到 PAM-4 编码可实现更高的 BER。Gen6 中使用 FEC 来抵消路由通道中更高的 BER 值。在 PCIe 6.0 中，FEC 机制与循环冗余校验 (CRC) 配合使用，延迟目标低于 2 纳秒。仅供比较，某些信号标准的 FEC 延迟大于 100 纳秒，这不符合 PCIe 技术的带宽和延迟要求。

采用 PAM-4 信号的 FEC 还有助于增加 PCIe 6.0 通道的范围，使其与 PCIe 5.0 通道基本相同。这是因为通道中的数据速率增加了，但信号带宽（奈奎斯特频率）没有增加。

流量控制单元 (FLIT) 编码

PCIe 5.0 及更早版本使用具有固定 2 位编码的嵌入式时钟方案。通过消除 128B/130B 编码和数据链路层数据包 (DLLP) 的开销，PCIe 6.0 中的数据包效率更高。FEC 和 CRC 都需要固定的 FLIT 大小来应用纠错，因此 PCIe 6.0 使用 FLIT 来简化数据管理和纠错。

 

PCIe 6.0 的市场驱动因素

PCIe 是 PCIe 5.0 标准的重大升级，但并不是每个嵌入式设备都会有它。每通道 64 GT/s 的数据传输速率只有最先进的嵌入式系统才需要。我曾经使用过的用于传感器融合的最高带宽嵌入式设备使用 28G 和 56G 通道运行，这些系统在军事航空和数据中心环境之外并不常见。虽然这些类型的系统存在于一些最先进的应用中，但它们并不是 PCIe 6.0 需求的主要市场驱动因素。

那么，是什么推动了这种更高带宽的需求？主要有两个驱动因素：现代数据中心的计算环境，主要由大型云服务提供商推动。一些主要应用包括：

• 数据中心的人工智能，可辅助 Web 应用程序或供嵌入式设备和应用程序作为服务访问
• 访问最高带宽网络协议（800G 以太网）
• 引入 SSD，依靠新一代 PCIe 来访问数据中心和边缘服务器的存储资源

 

SSD 是更高带宽 PCIe 接口的市场驱动因素之一。

16x PCIe 6.0 接口将在整个接口上提供 128 GB/s 的数据速率；汇总并与 800G 以太网进行比较时，我们发现 16x 接口可以提供此先进网络标准所需的 800 Gbps 吞吐量。得益于通过 PAM-4 信令的带宽双倍机制，PCIe 6.0 的 PCB 设计将遵循其他高速标准所使用的许多相同的高速 PCB 布局和布线技术。