用Cadence Virtuoso绘制反相器教程

基本设计流程

1.整个设计流程如下

2.建库

允许更高等级的license证书,点击always.

tools->library mannger

file->new->library
设置一个名字并且attach一个已经存在的技术库

3.原理图绘制

建立一个原始单元原理图界面
选择刚刚建立的新的库。


库调用ok了就可以画原理图了
添加以及pmos实例（你可以修改晶体管的宽度，但是不要修改长度除非你有特别的要求）你应该选择一个叫NCSU_Analog_Parts 的库

再添加一个nmos实例，给一个VDD,在接一个地

连线：Create ->wire

到这个原理图差不多成型了，添加管脚：Create ->pin
我们可以添加各种类型的管脚，在原理图这里，我们通常是使用input和output两种类型的管脚。
input，output类型是可以改变的，对后面版图很重要。

检查并从储存 ，确保没有错误。
截至目前，我们已经完成了一个原理图绘制了。

设置view 的名字（设置为symbol），下次预览直接看symbol
对于分层设计，我们需要制作设计电路的符号。
Create->cellview->from cellview

请记住，当您在原理图中使用多个符号时，它们都将具有共同的Vdd和Gnd，即使(在原始设计中)每个符号只有一个Gnd和Vdd。为了在布局中使用符号进行设计，你应该确保所有的Vdd和Gnds都是连接的。

4.运行spectre 仿真

我们将进行spectre模拟。本部分用于示意图和布局。我将展示一个示意图的例子。你可以对layout做同样的事情。
发起一个模拟设计环境

基本设置
检查你的仿真器是否为soectre ,你可以修改你的文件路径


这里需要库文件了。

接下来就是Stimuli了
定义输入信号（对于布局布线来说vdd!和接地!都处于输入状态，两者都应该被启用。)
如下设置：

请检查后然后按“确定”或“应用”键，否则将丢失已配置的东西。

选择瞬时分析（transient ,不确定翻译的对不对）
请记住选中“启用”键，然后按“确定”或“应用”键，否则将丢失已配置的号码。

如下设置

选择信号去plot
Outputs->To Be Plotted->Select On Schematic

开始RUN了

查看（通常以数字形式呈现的）测量结果
这接下的步骤是去描述上升时间的测量结果，使用类似的昂发可以估计延时，下降时间等等
tools->calculator 选择the wave radio按钮
选择all
选择上升时间
从波形窗口中选择需要确定上升时间的信号，点击“确定”:

点击如下按钮展示结果：

5.运行spectre仿真（DC分析）

下图的反相器仿真已经建立
选择电压源
Creat->instance->NCSU analog part->Voltage_sources select Vdc
DC电压必须设置为1.5V

替换输入引脚
输入引脚必须被替换成电压源
选择分析
Go to Analyses->Choose dc
确保除了DC之外没有选择分析
运行仿真
Do simulations->netlist and run.
go to the result->irect plo->DC

6.layout

示意图是用来粗略地验证您的设计的。它们不考虑寄生电容等物理特性。通过示意图确定设计变量之后，您需要绘制布局。设计流程的布局非常类似的原理图之一，但它有额外的步骤，这是LVS检查。这是为了检查您的布局是否与原理图相同。因此，这一步非常重要。如果你的逻辑没有通过这一步，你可能会因此失去重要的信息。
建立版图
添加一个nmos实例

你可以修改晶体管的长度。
添加更多的例子：
pmos ptap ntap m1_ploy
如下图
shrft+f or ctrl+f:切换视角
画Metal

Create ->Shape ->Path

首先你应该选择metal1的LSW窗口1，默认宽度是0.3 也就是300nm.

run DRC
检查设计规则
Verify ->DRC

遇到电气错误，即使改错（这里不接介绍如何改错了）

添加引脚
原理图中我们有两个引脚，分别是input output 我们要给物理器件分配引脚 分别是gcc gnd input output

Create ->Pin
提取
布局就是一张图片。如果您需要使用布局运行模拟，您应该将其转换为其他格式。这是通过提取来完成的。这有点像编译代码。

run LVS

Verify ->LVS

运行spectre 仿真

按下图操作即可