verilog
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你好,阳光
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systemverilog之SVA断言
断言用于check设计,可以说断言check是最原始的check,最基础的check;只有满足所以断言都通过了,也就是符合设计者本身的了,才可以交给验证工程师进行进一步的功能验证;可以说断言可以保证基础的原则;一个之前在项目里比较经典的断言就是在fifo中加入,因为这是个公共的ip,很多地方都会调用到,所以某些设计者就可能没有注意到这个,自检可能也不会check到这种FIFO场景。.........原创 2022-08-26 17:28:58 · 1179 阅读 · 0 评论 -
关于仲裁的那些事
本文介绍固定优先级仲裁和轮循仲裁,并给出相关的实现代码;重点在轮循仲裁中,给出调用固定优先级的ip实现以及使用mask方法实现;原创 2022-07-31 17:08:37 · 355 阅读 · 0 评论 -
hdlbit刷后感
目录Notgategenerate使用bit位拼接Module cseladd阻塞赋值与非阻塞赋值多个if层次Always case2三目运算符exams/ece241_2014_q4exams/ece241_2013_q7EdgedetectCountbcdCount clockShift18Exams/ece241 2013 q4Lemmings1Fsm serialExams/2014 q3fsmExams/201...原创 2022-05-07 16:58:14 · 1888 阅读 · 0 评论 -
刷VHDLbits题目记录
1.Exams/review2015 count1k建立一个从 0 到 999 的计数器,包括 0 到 999,周期为 1000 个周期。复位输入是同步的,应将计数器复位为 0。module top_module ( input clk, input reset, output [9:0] q); always@(posedge clk) begin if(reset) q <= 0; //复位后q赋值为零原创 2022-02-05 23:19:31 · 981 阅读 · 2 评论