【五级流水线CPU】—— 7. 协处理器访问指令(2条)

最新推荐文章于 2024-06-06 18:19:52 发布
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分类专栏： CPU设计 文章标签： stm32
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本文链接：https://blog.csdn.net/weixin_45884316/article/details/120570643
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本文介绍了MIPS32架构中CP0协处理器的设计与实现，重点关注了count、Compare、Status、Cause、EPC、PRId和Config这7个关键寄存器的功能。CP0与硬件中断如int_i、timer_int_o等交互，用于处理器计数、定时中断管理和处理器状态控制。文章还展示了如何通过mfc0指令读取Status寄存器的值。
摘要由CSDN通过智能技术生成

文章目录

1. 协处理器CP0

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对于MIPS32架构的4个协处理器，只进行CP0的实现

CP0内部只实现比较有用的7个寄存器

  • count(Register9) ：处理器计数周期
  • Compare(Register11)：定时中断控制
  • Status(Register12)：处理器状态和控制寄存器
  • Cause(Register13)：保存上一次异常原因
  • EPC(Register14)：保存上一次异常的程序计数器
  • PRId(Register15)：处理器标志和版本
  • Config(Register16)：配置寄存器，设置CPU的参数

2. CP0的实现

image-20210620153019343

  • int_i：6个外部硬件中断输入
  • count_o：Count寄存器的值
    ……
  • timer_int_o：是否有定时中断发生

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CP0的连接类似HILO的处理

image-20210620170739756

image-20210620171659310

  • count每时钟周期加1
  • compare和status的结果
  • timer，定时器的中断
  • mfc0指令读取Status寄存器的值，存到$2，是0x10000401
<Running Snail>
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ARM寄存器（cortex-A），协处理器和流水线
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02-19 878
cortex-A有40个32位寄存器，33是通用寄存器，7个是状态寄存器 寄存器 描述 未分组寄存器 R0-R7 分组寄存器 R8-R14 程序寄存器PC R15 程序状态保存寄存器 SPSR 未分组寄存器 分组寄存器 堆栈指针R13（SP） 链接寄存器R14（LR） 程序寄存器R15（PC） CPSR 当前程序状态寄存器 可以在任何运行模式下被访问 SPSR 备份的程序状态寄存器 当异常发生时，SPSR用于保存CPSR的当前值，从异常退出时则可由SPSR来恢复CPSR ..
3.8086/8088微处理器结构
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存储器组织结构 Intel 8086微处理器 8086 CPU是1位的第三代微处理器，其内部数据总线和外部数据总线均16位。 8086具有20位地址总线，可寻址的内存地址空间达1M字节，可寻址的I/O地址空间为64K 字节。 8086有多重寻址方法、多级中断方法、多重数据处理形式、段式存储器结构、硬件乘除法运算电路。取指令和执行指令的操作并行运行，运行速度大大提高。 8086具有最小模式和最大模式，应用领域宽广，适应性强。 8086可方便地和数据处理器8087、I/O处理器8089或其他处理器组
4.协处理器访问指令
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4.协处理器访问指令 协处理器用于执行特定的处理任务，例如：数学计算用的协处理器可以控制数字处理，以减轻处理器的负担。ARM可支持多达16个协处理器，其中CP15是最重要的一个。 ： 格式： 现在我们使用mrc指令读出cp15协处理器里的main ID： 根据上面的说明得： 运行结果： 读出来的值是0x410fb766,这跟我们的核手册的说明里...
使用cpu的协处理器数学指令秒杀一切算法。。。
EveyX的专栏
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float _sqrt(float f){     __asm__(         "fld %0\n"         "fsqrt\n"         "fstp %0"         :"+g"(f)         :         :"memory"     );     return f; }
cpu设计和实现（协处理器cp0）
嵌入式-老费，一个分享专业嵌入式知识的blog
11-30 1972
【 声明：版权所有，欢迎转载，请勿用于商业用途。 联系信箱：feixiaoxing @163.com】 除了通用计算器负责控制和计算之外，cpu如果需要正常有序地运行，还需要一定地协处理器来帮助完成对应地工作。在mips下面，这样地协处理器称之为cp0。协处理器地工作一般包括这几个方面， 1）处理中断和异常； 2）处理mmu和tlb； 3）处理cache； 4）处理其他cpu的相关属性。
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一、ARM     ARM是处理器，但不是实实在的硬件。它是一种叫作“核”的东西。     1、主要设计ARM架构的RISC处理器     2、ARM公司不生产芯片，只是授权内核给生产和销售半导体的合作伙伴，另外也提供基于ARM架构的开发设计技术。      二、SOC概念     System on Chip，简称Soc,也即片上系统。从狭义角度讲，它是信息系统核心的芯片集成，是将系
自己动手写处理器之第一阶段（2）——MIPS指令集架构的演变
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转移指令(14) 一共14条指令，分为两类： 跳转指令（绝对转移）：jr、jalr、j、jal 分支指令（相对转移）：b、bal、beq、bgez、bgezal、bgtz、blez、bltzal、bne 1. 延迟槽 不MEM进行判断，直接在译码阶段进行判断 在流水线译码阶段进行转移判断，并且转移发生，那么会有1条无效指令，导致浪费了一个时钟周期。为了减少损失，规定转移指令后面的指令位置为“延迟槽”，延迟槽中的指令被称为“延迟指令”。延迟指令总是被执行，与转移发生与否没有关系。 2. 转移分支指令 2
华为鲲鹏应用开发基础： 计算机系统概述(一)
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第十章协处理器访问指令的实现
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10.1 协处理器介绍 协处理器一词通常用来表示处理器的一个可选部件，负责处理指令集的某个扩展，具有与处理器核独立的寄存器。MIPS32架构提供了最多4个协处理器，分别是CP0-CP3，作用如表所示： 协处理器CP0用作系统控制，CP1，CP3用作浮点处理单元，而CP2被保留用于特定实现。除CP0处的协处理器都是可选的，OpenMIPS没有实现浮点运算，所以CP1，CP3不用实现，而CP0是不可选的，需要实现，所以下面重点介绍协处理器CP0. 截至本章，我们的OpenMIPS处理器实现了很多指令，但这些指令
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hbase java api count_Hbase Java API包括协处理器统计行数
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CPU之路——协处理器CP0
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一、CP0主要工作 配置CPU工作状态：通过读/写一个或一些内部寄存器改变一些CPU特性（如：更改字节次序MSB->LSB 或 LSB->MSB） 高速缓存控制：控制读写缓存 异常控制：异常检测与处理 存储管理单元控制：对系统的存储区域进行合理的管理、控制、分配（MMU、TLB） 其他：当把额外功能集成到CPU中，但又不方便当作外设访问时，常常在CP0中增加一些模块以实现这些功能。（...
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1.norflash的读写 Norflash中的程序可以直接运行在norflash，而不需要拷贝到内存里面再去运行，这一点区别于nand flash。Nor的读和ram相似，提供数据的地址和给出正确的数据。但是写操作之前需要先进行擦的操作。 2.文件系统是干嘛的 文件系统是操作系统用于明确存储设备或者分区上的文件的方法和数据结构，就是组织文件的方法，各个文件系统我的理解是对存储空间的管理和抽
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