笔试面试 浮点数定点化的量化误差问题

本文参考公众号“数字ICer”的文章推送

问题来自大疆的笔试题:
在这里插入图片描述
解析:无论小数有多少位,它的量化精度都是以5结尾的,因此量化12.918肯定不能做到真正的无损量化。根据数学上的概念,只要误差小于精度的一半,就可以认为是无损的。
对于本题:

  1. 整数部分是12,需要四位量化
  2. 如果量化位宽12位,则小数部分8位,0.918*2^8=235.008,舍去小数位得到235;235再反量化得到235/256=0.00003125;;量化精度为1/256=0.0039,量化误差小于量化精度的一半,属于无损定点化。
  3. 如果量化位宽为11位,小数部分采用7位,则0.918*128=117.504;取整得到117,反量化得到117/128=0.9140625,量化误差为0.0039375,量化精度为0.0078125;量化误差大于量化精度的一半,因此不属于无损转化。
    故答案选D

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该题同理,选A

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FPGA 中,通常使用定点数进行数值计算,因为定点数可以更高效地实现。如果需要对浮点数进行计算,需要将浮点数转换为定点数。下面是一种简单的方法来将浮点数转换为定点数。 假设我们要将一个浮点数 x 转换为定点数 Q,其中 Q 有 n 位整数部分和 m 位小数部分,总共有 n+m 位。则可以按照以下步骤进行转换: 1. 将浮点数 x 乘以 2^(m),得到一个整数 y。 2. 将整数 y 左移 n 位,得到一个 n+m 位的整数 z。 3. 将整数 z 再除以 2^(m),得到定点数 Q。 这个方法的原理是将浮点数的小数部分转换为整数部分,然后将整数部分左移 n 位,再将小数部分除以 2^(m),得到定点数的小数部分。 在 Verilog 中,可以使用 shift 和 divide 操作来实现这个方法。以下是一个示例代码: ```verilog module float2fix(input [31:0] x, output reg [15:0] Q); integer y, z; always @* begin y = x * 65536; // 2^16 = 65536 z = y << 16; // shift left by 16 bits Q = z >> 16; // shift right by 16 bits end endmodule ``` 这个例子将浮点数 x 乘以 2^16,然后将整数部分左移 16 位,最后将结果右移 16 位得到定点数 Q。这个例子中,定点数 Q 有 16 位整数部分和 16 位小数部分。 需要注意的是,这个方法只是一个简单的转换方法,可能会存在精度损失。如果需要更高精度的定点数转换,可以使用更复杂的算法,例如 CORDIC 算法或者牛顿迭代法。
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