verilog实现半加器和全加器

//描述：用verilog实现半加器，再用半加器实现全加器
//==================================<半加器>==========================================================
module  half_adder(
                   input a,
                   input b,
                   output sum,
                   output cin
                   );
                   
assign sum=a^b;
assign cin=a&b;
endmodule 

//==================================<全加器>===========================================================

module full_adder(
                  input a,
                  input b,
                  input cin_pre,    //来自上一级的进位
                  output sum,
                  output cin
                  );

wire sum_a;
wire cin_a;
wire cin_b;
half_adder HALF_ADDER_A(
           .a(a),
           .b(b),
           .sum(sum_a),
           .cin(cin_a)
             );

half_adder HALF_ADDER_B(
           .a(cin_pre),
           .b(sum_a),
           .sum(sum),
           .cin(cin_b)
             );
assign cin=cin_a|cin_b;
endmodule