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RSS订阅原创 解读一下verilog中的function
上面的function的作用是计算位宽的，比如输入16，计算出的位宽将是4，也就是clogb2的值是4，返回值也是4。verilog中的function定义没有明确function的返回值
2023-02-23 14:42:18
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原创 DP1.4协议学习（三）Main-Link链路上的同步传输服务
整个Main-Link通道分为三个部分，分别是音视频数据流时钟域（Native Stream CLK(s)Domain）、链路符号时钟域（LS_Clk Domain）以及Main-Link通道的PHY层。Native Stream CLK(s)Domain为用户需要发送的音视频流时钟域LS_Clk Domain是链路符号传输时候的时钟域，需要注意的是在LS_Clk时钟域下，所有的数据都是以Symbol的形式进行传输，一个symbol为8位宽。
2023-02-13 16:53:49
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原创 DP1.4协议学习（二）Link层功能概述
上篇讲到整个协议主要由Link Layer、PHY Layer以及Policy Maker组成，本篇将详细解读Link层。: DP协议的传输模式分为单流模式和多流模式，本系列主要针对单流模式。
2023-02-10 11:02:46
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原创 DisplayPort1.4协议学习（一）DP协议概览
本文为DP1.4协议学习系列的第一篇，本篇首先从DP整体结构上简要说明DP协议的传输方式有关传输速率对比的问题，请STFW。
2023-02-10 10:39:37
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原创 关于keil中内存分配的问题，局部变量、全局变量，堆栈的分配
看.map文件从.map文件中可以看出，ram中的数据是如何摆放的：1.首先从0x20000000开始，放全局变量的数据，如上图2所示，0x20000000以及0x200000004/0x20000008的地方的数据，存放的是全局变量，分别是uart_rxdata、FM_Freq等。2.放完全局变量之后是用static声明的局部变量，如图1中的n，max_num以及times等，这些在c代码中都是用static声明的局部变量3.放完这些数据之后，也就是静态存储区结束之后，是堆，根据启动文件，分
2022-05-06 22:08:05
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原创 关于FPGA uart接收模块亚稳态问题的处理
注：只要有异步时钟域之间的信号交流，就无可避免会有亚稳态问题的产生比如uart的接收，如何判断起始位（通常uart中是信号拉低）？尽管uart通信是在相同的波特率下进行传输，但毕竟时钟不是同步的，接收方和发送方分处在两个时钟域（尽管时钟频率相同）。因此在判断是否产生下降沿，即是否是起始位时，就会有误判发生（亚稳态），即如果用接收方的时钟去采集rx线上的信号，rx信号可能正处在下降沿上，而接收方的采集采集到一个处于亚稳态的值，因此可能是0或是1，如果采集为0，则采集正确，数据开始传输，但如果识别为1，那
2022-03-31 20:36:39
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原创 关于异步FIFO读写指针同步的理解（打两拍）
1.打两拍的操作就是将一个时钟域的信号同步到另外一个时钟域（其实打一拍也能同步，就是锁住信号），但逛博客有以下的说法：2.在同步读写指针时不会出现错误吗会的，但不影响如上图所示，绿色框中打两拍，就是把读指针rptr信号同步到读时钟域wclk中（也就是用wclk将rptr锁住，使之保持稳定），红色框中就是把wptr同步到rclk时钟域下。接下来分析如果不同步时钟域会发生什么？不同步时钟域：由于读空和写满信号是由wptr和rptr共同构成的组合逻辑实现的，如果不同步，由于时钟域不同，两个指针一直
2022-03-31 12:25:32
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原创 关于Keil中Memory中观察不到数据变化的问题以及启动文件栈的初始化
关于Keil中Memory中观察不到数据变化的问题在KEIL中观察Memory数据变化，一定要记得只能在RAM地址之内观察。如下图所示，RAM的地址设置在地址为0x20000000开始的地方，大小为0x20000，因此只有在这个范围内的数据变化可以观察的到。而且，由于RAM起始地址设置为0x20000000，在执行启动文件时，栈顶的地址也会自动属于这一块区域。如下图所示，在启动文件中，栈的大小设置为0x00000400，则会在RAM开始的地方，即0x20000000开始的地方一直到0x20000400
2022-03-16 20:43:10
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原创 AHB-Lite总线的地址总线的低两位的理解
AHB-Lite总线的地址总线的低两位的说明AHB-Lite总线的低两位传递的信号不是用来表示数据的地址，表示数据地址的只有除去低两位的32位。如下表所示，低两位在地址阶段一起和HSIZE信号一起决定传输类型，是字、字节还是半字，分别存储在数据总线的哪些位置上，这在设计存储器RAM的时候，需要考虑这些问题。一下代码描述了如何判断不同的传输类型，依据HSIZE和HADDR// Decode the bytes lanes depending on HSIZE & HADDR[1:0] w
2022-03-15 21:40:48
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原创 负数补码的理解
重新理解了一下补码，在这里做个记录，免的忘了补码的出现是为了算减法：计算机加法好算，但减法就呵呵了1.首先想，减号怎么做？ （1bit加法可以用电路的异或门实现，减法呢）答：还是用加法吧，加一个负数 嘿嘿2.那负数怎么表示？答：计算机只认识0和1，哪来认识正负号呢以8bit数据为例，表示0-255，负数咋整？（有人看着墙上的钟，整出了补码一说）以钟为例：比如现在为9点，我要拧到一点钟：一种是加法：9+4，一种是减法9-8可以看到这两种效果一样，减法可以用加法来表示，-
2022-01-01 19:06:32
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空空如也
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