Cadence Allegro 导入原理图网表

Allegro 版本为16.6

PCB如何导入原理图-网表?

打开Allegro软件工具，新建PCB工程项目，选择主菜单 File->Import->Logic 选项，弹出Import Logic对话框。

Import logic type：选择导入Netlist的文件格式，选择Design entry CIS（Capture）选项；

Place changed component：放置好的元器件位置是否要改动，默认选择Always 选项；

Allow etch removal during ECO：导入 Netlist 后，走线自动删除，一般不选；

Ignorance FIXED property：忽略 FIXED 属性的元器件，一般不选；

Create user-defined properties：创建用户自定义的属性，一般不选；

Create PCB XML from input data：自动生成 XML 文件，XML 文件是PCB之间相互比对的文件，这里一般不选；

Import directory：选择Netlist 文件的路径。

设置完之后，点击  Import Cadence 按钮，出现进度条，结束后，会出现netrev.list 文件打开后的界面。这个文件在PCB文件同目录下也可以找到。

netrev.lst 文件记录了更新的结果，初次导入会有很多报错信息，分5部分，分别是：

Directives：新旧文件信息、更新属性信息；

Preparing to read pst files：Netlist 文件读取情况；

Oversights/Warnings/Errors：元器件封装匹配情况；

Library Paths：各种库的路径；

Summary Statistics：状态总浏览。

    一般只要看Oversights/Warnings/Errors 是否有元器件封装问题的报错就可以了。

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来源：

Cadence高速PCB设计-基于手机高阶板的案例分析与实现