【小白向/Cadence16.6网表导入/绘制板框/摆放元器件/更新封装】

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前言

在绘制好原理图、添加好封装、成功生成网表后，就需要进入到allegro中完成后续的工作。本篇记录了allegro导入生成的网表、绘制PCB板框、摆放元器件、更新元器件封装等操作。希望能给到初学者一些allegro的操作思路。

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一、网表导入

1、新建PCB

2、封装的路径设置
Diaplay → User Preferences Editor
Paths → libray 更改devpath、padpath、psmpath三项的路径（可只设置后两项的路径）

3、在新建的PCB中导入网表
File → Import → Logic

二、绘制板框（手动绘制）

1、指定坐标原点
Steup → Change Drawing Origin → 此时鼠标点击哪里，哪里就是原点（如果操作时候看不见原点，在Setup → Design Parameter Editor中进行设置）

2、在Board Geometry类中，选择Outline层用导线绘制板框。（注意用线段line绘制，不是用Shape绘制）。

3、如果需要绘制倒角则按如下操作
Manufacture → Drafting → Fillet（在Options中设置圆角弧度）→ 点击两条线段的两端即可设置倒角成功。

三、摆放元器件

allegro导入网表成功后，元器件并不会直接出现在PCB中。需要自己摆放出来，摆放的方式有两种，手动放置和自动放置。

①Manually （手动放置）

②Quickplace(自动将元器件全部摆放到PCB中)

接下来就可以开始正式的layout了~~~~~~

四、更新封装

最后，如果发现已导入的allegro的封装有误，或者需要修改，可直接找到对应的.dra文件进行修改，然后更新一下PCB就行
但这样做的前提是封装的路径不能改变，且封装的名字不能改变。

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总结

本篇为自学Cadence16.6的一些流程性记录与分享，错误与不足之处请大家多多指正。
最后，分享一句话与君共勉：复杂的事简单做，简单的事重复做，重复的事认真做！