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转载 UVM:验证IP(Verification Intellectual Property, VIP)

VIP可用于植入用户的验证环境中,用于协议标准和接口的连接和检查。这些VIP除了根据协议等的驱动driver和sequence外,还包括相应的覆盖率模型、dut软件模型、说明文档等。例如高级外围总线(Advanced Peripheral Bus, APB)是唯一主多从的设备总线标准。如果在项目中涉及到了APB接口,就可以使用APB的VIP。...

2022-08-26 11:11:50 4185 1

原创 IC低功耗设计

浪涌电流指器件上电时产生的最大瞬时输入电流(启动电流),浪涌电流与设备有关(不同设备的浪涌电流是不同的),例如基于SRAM的FPGA有很突出的浪涌电流,因为上电时这些器件没有配置,所以需要从外部存储器中下载数据来配置其编程资源(如布线连接和查找表)。):对于SOC系统,可以让不同的模块使用不同的电压并以不同的频率运行,对于多电压域设计,需要在不同的电压域之间使用一些电平转换单元,将输入电压转换成输出所需的电压范围。然而,门控时钟易引起毛刺,必须对信号的时序加以严格限制,并对其进行仔细的时序验证;

2022-08-21 09:52:46 1321

转载 单口RAM、伪双口RAM、双口RAM与FIFO的区别

原文链接:单口RAM、伪双口RAM、双口RAM与FIFO的区别_cuiweitju的博客-CSDN博客FPGA设计中,常用到的数据缓存IP有FIFO和RAM,其中RAM又分单口RAM、伪双口RAM、双口RAM。 单口与双口的区别在于,单口只有一组数据线与地址线,因此读写不能同时进行。而双口有两组数据线与地址线,读写可同时进行。FIFO读写可同时进行,可以看作是双口。 双口RAM分伪双口RAM(Xilinx称为Simple two-dual RAM)与双口RAM(Xilinx称为tr

2022-06-26 23:27:21 510

原创 RISC-V学习笔记(二)

RISCV架构设计了32个通用整数寄存器和一个程序计数寄存器(PC),如下所示。通用寄存器的长度在32位架构中为32位,在64位架构中为64位,下面介绍32个通用寄存器中比较重要的几个寄存器:x0:这个寄存器恒为0,读取的值永远为0。ra:用于保存函数调用返回地址,作用类似ARM架构中的lr寄存器。sp:用于保存栈地址,RISCV下和ARM下一样,一般使用满减栈方式。fp:用于保存栈帧,作用类似ARM下的bp寄存器。a0~a7:用于传递函数调用的参数,并且a0一般用于保存函数返回值。RISCV架构下有三种特

2022-06-18 10:44:37 7709

原创 RISC-V 学习笔记(一)

目录1 指令简介2 RISC-V指令集2.1 基础整数指令集2.2 RV32I 指令格式指令集体系结构(Instruction-Set Architecture, ISA):一个处理器支持的指令和指令的字节级编码就是这个处理器的ISA。在RISC-V指令集规范中,强制要求实现的是由字母I表示的基础整数指令集,其他指令集均为扩展可选,一般使用的扩展指令集包括M/A/F/D/C,如下所示。处理器指令集架构的宽度和指令的编码长度没有关系。就是 并不是说64位架构的指令长度为64位,而是说处理器一次能处理64位的数

2022-06-18 10:39:29 1371 1

原创 Modbus RTU协议学习笔记

目录1. Modbus 协议1.1 Modbus RTU协议1.2 3.5个字符的计算方法2.CRC校验(循环冗余校验码)Modbus协议是一种已广泛应用于当今工业控制领域的通用通讯协议。Modbus协议使用的是主从通讯技术,即由主设备主动查询和操作从设备。一般将主控设备方所使用的协议称为Modbus Master,从设备方使用的协议称为Modbus Slave。Modbus有下列三种通信方式:(1)以太网:对应的通信模式是Modbus TCP/IP(2)异步串行传输(各种介质如有线RS-232-/422

2022-06-18 10:32:20 1418

原创 SPI通信协议学习笔记

SPI是串行外设接口(Serial Peripheral Interface)的缩写,是一种高速的,全双工,同步的通信总线(SPI相比于IIC具有更高的通信速率)。现在越来越多的芯片集成了SPI通信协议,如FLASH、AD转换器、SD卡(其实就是flash)等。SPI 通讯协议的优点是支持全双工通信,通讯方式较为简单,且相对数据传输速率较快;缺点是没有指定的流控制,没有应答机制确认数据是否接收。流控方面:SPI缺乏流控机制,无论主器件还是从器件均不对消息进行确认,主器件无法知道从器件是否繁忙。IIC存在AC

2022-06-18 10:21:29 2804

原创 UART通信协议学习笔记

目录1.1 UART协议简介1.2 波特率和比特率1.3 RS-232信号线1.4 RS-232和RS-4851.5 代码波形图1.6 相关问题同步串行通信需要通信双方在同一时钟的控制下,同步传输数据;异步串行通信是指通信双方使用各自的时钟控制数据的发送和接收过程。UART是一种采用异步串行通信方式的通用异步收发传输器(universal asynchronous receiver-transmitter),它在发送数据时将并行数据转换成串行数据来传输,在接收数据时将接收到的串行数据转换成并行数据。RS2

2022-06-18 10:13:36 958

原创 IIC通信协议学习笔记

目录1.1 IIC协议简介1.2 IIC器件地址1.3 写时序1.4 读时序I2C即Inter-Integrated Circuit(内部集成电路总线),是由 Phiilps 公司开发的一种简单、双向二线制同步串行总线,只需要两根线即可在连接于总线上的器件之间传送信息。主机启动总线,并产生时钟用于传送数据,此时任何接收数据的器件均被认为是从机。I2C 通讯协议和通信接口在很多工程中有广泛的应用,如数据采集领域的串行 AD,图像处理领域的摄像头配置,工业控制领域的 X 射线管配置等等。除此之外,由于 I2C

2022-06-18 09:58:46 2906

原创 2022年海康威视实习面试 IC验证

海康威视成都研究院(一面电话面,36min,验证)自我介绍; 为什么选择验证; 验证学到什么程度 ,验证流程; 验证一个东西最重要的是什么; 你对验证的理解; 简单介绍一下项目分工; 怎么处理跨时钟域的问题; 异步FIFO的建立保持时间变成零的话,地址寄存器还需要做格雷码的转换吗?还需要做跨时钟域处理吗? 介绍课题组的项目。介绍完之后,就没有多问。 你籍贯是哪里? 成都和杭州想去哪里? 可以实习多久 反问环节海康威视杭州研究院(一面电话面,26min,聊天,没问什么技术问题,验

2022-05-01 18:30:55 1772 2

原创 数字IC设计流程相关名词梳理及各流程EDA工具总结

目录1. 数字IC设计流程相关名词梳理半定制设计(ASIC):RTL ( Register Transfer Level)设计:功能验证:逻辑综合:形式验证:STA ( Static Timing Analysis,静态时序分析) :时钟树综合CTS(Clock Tree Synthesis):布局布线:Extrat RC和STA:版图物理验证:GDSII文件:2 设计过程中用到的EDA工具1. 数字IC设计流程相关名词梳理 半定制设计(AS..

2022-03-17 16:27:56 2076

原创 数字IC设计流程梳理

目录I、ASIC设计流程一、确定项目需求二、前端流程三、后端流程II、IC设计流程相关名词梳理(含各流程EDA工具梳理)III、IC设计流程整理(图片):I、ASIC设计流程一、确定项目需求1. 确定芯片的具体指标:物理实现 制作工艺(代工厂及工艺尺寸); 裸片面积(DIE大小,DIE由功耗、成本、数字/模拟面积共同影响); 封装(封装越大,散热越好,成本越高)。性能指标: 速度(时钟频率);...

2022-03-17 16:21:36 933

原创 SystemVerilog:句柄传递和类型转换问题总结

笔者在习句柄传递和转换时,发现有一些需要注意的点,因此总结了一下,顺便在这下边叭啦记录一下:一、一般情况下父类句柄与子类句柄之间的类型转换子类句柄可以赋值给父类句柄(但是父类句柄不可以赋值给子类句柄),如下:super= sub;其中:super为父类句柄,sub为子类句柄。赋值后含义为:此时的父类句柄super已经指向了子类的对象。 虽然父类的句柄super指向了子类,但它仍然是父类的句柄,因此用该句柄调用方法/属性时,只能访问到父类中的方法/属性。那么如果想要调用子类.

2022-02-27 10:07:37 1799

原创 SystemVerilog:产生具有唯一元素值的数组——randc为什么不行

1、问题“如果想要产生一个随机数组,它的每一个元素值都是唯一的。如果使用randc数组,那么数组的每一个元素都会独立的随机化,并不会按照我们的本意使得数组中的元素值都是唯一的。” 在学习路科验证的课程的SV语言部分之四随机约束一讲中有上述这么一句话,路桑在这里没有细讲,当时一头雾水,想着randc这个关键词修饰的变量,随机化之后产生的随机值不是不会重复嘛?然后翻了下绿皮书(《SystemVerilog验证——测试平台编写指南》),第六章“随机化”章节中,6.13.5小节“产生具有...

2022-02-24 19:26:29 1972

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